专利名称：输入数据处理电路的制作方法
技术领域：
本发明的领域本发明一般地涉及一种输入数据处理电路，它适用于将从彼此不同步的双电路接收的输入数据集合进行处理。
在设计阶段，在双电路之间确定的时钟是彼此在速率上相等的。但实际上，制造过程使得该时钟具有百万分之几的误差容限。即，一个时钟速率比另一个稍低。因此，人们希望，设计一种其中两个电路的时钟是相互同步的或是彼此独立的系统。
为了按照异步时钟合适地接收输入的数据集合，下层电路包括一个在下层电路的输入级的输入数据处理电路。据本申请人所知的一种输入数据处理电路包括两个FIFO(先入先出)缓冲器和一个读出电路。各FIFO缓冲器分别与双电路相对应，并按照分别由双电路供给的时钟暂时存储输入数据集合。读出电路产生一个共用的读出时钟，并且根据共用的读出时钟从FIFO缓冲器读出输入数据集合。
然而，在双电路的时钟之间出现的制造误差会在任何一个FIFO缓冲器中引起“数据短缺”。如上所述，双电路产生的时钟之一比另一个稍慢，使得与稍慢的时钟相应的FIFO缓冲器中的数据存储比在另一个FIFO缓冲器中的数据存储滞后。另外，因为读出时钟是单一的，在读出的时钟数目增加时，与两个时钟之间的差相应的数据存储的延迟会积累。最后，在与稍低时钟相应的FIFO存储器中发生数据短缺。
从上述说明可见，需要一个输入数据的处理电路，它能够容许双电路分别地产生的时钟之间的时钟的速率差，并且能够避免“数据短缺”。
根据本发明一方面的输入数据处理电路，用于从包括第一和第二高端电路的双电路接收输入数据。第一和第二高端电路彼此异步，分别产生第一和第二时钟。
所述输入数据处理电路包括第一和第二FIFO缓冲器，第一和第二计数器，一个鉴相器和一个读出电路。第一FIFO缓冲器适合于按照第一时钟接收和暂时存储来自第一高端电路的输入数据集合。第一计数器适合于对第一时钟的边沿数目计数，使得每当第一时钟的边沿数目等于预定数目时，产生一个第一完成信号，并重新起动计数过程。第二FIFO缓冲器适用于按照第二时钟，从第二高端电路接收输入数据集合并暂时存储。第二计数器能够对第二时钟的边沿数目计数，使得在每当第二时钟的边沿数目等于预定数目时能够产生一个完成信号并重新起动计数过程。鉴相器适合于根据第一和第二完成信号，检测在第一和第二时钟之间的时钟相位的差。如果时钟相位差大于一个与输入数据集合的预定数目的数据长度的一半相应的预定时间，则读出电路从第一和第二FIFO缓冲器中选择一个，所选择的FIFO缓冲器比第一和第二缓冲器中的另一个具有快出时钟相位差的时钟。因此读出电路从选择的FIFO缓冲器读出输入数据集合的预定的数目。
这个电路的优点是，如果双电路产生的时钟之间存在时钟速率差，在FIFO缓冲器中不会产生“数据短缺”。
参照以下详细说明和附图能够更明了本发明以及本发明的优点和特征。
优选实施例的说明下面参照
图1-3说明一个本发明优选实施例的输入数据处理电路。
见图1，此实施例的输入数据处理电路装有从双电路来的第一和第二输入数据集合，第一和第二时钟(CLK1，CLK2)和第一和第二使能信号(EN1，EN2)，双电路包括第一和第二高端电路，为了清楚起见在图1中未示出。第一和第二高端电路具有相同的结构，但是第一和第二时钟在它们之间具有时钟速率差。在此实施例中，假设输入数据集合的“m”字节为“帧”，并且使能信号的正沿表示帧的开始点，如图2所示。例如“ATM信元”被认为是这类帧的一种。
图示的输入数据处理电路包括一个第一FIFO缓冲器10，一个第一计数器20，一个第二FIFO缓冲器30，一个第二计数器40，一个鉴相器50和一个读出电路60。
来自第一高端电路的第一输入数据集合、第一时钟(CLK1)和第一使能信号(EN1)进入第一FIFO缓冲器10。在此实施例中，第一FIFO缓冲器10按照第一时钟的正沿和第一使能信号的正沿，接收并暂时存储自第一高端电路的输入数据集合。第一时钟和第一使能信号也送至第一计数器20。
第一计数器20的作用是一个通告器，使用一个第一完成信号(CS1)，通知第一FIFO缓冲器10存储一个“帧”。也就是说，在第一FIFO缓冲器10存储一个单个帧时，因为帧的接收的数据集合的数目等于第一时钟的正沿数目，第一完成信号也表示第一时钟的正沿数目与一个单个的帧相对应。特别是，第一使能信号的正沿清零本实施例的第一计数器20并开始对第一时钟的正沿数目计数。此时，第一计数器20继续计数，直到第一FIFO缓冲器10接收一个帧，即，m个字节的输入数据集合。在第一时钟的正向边沿的计数的数目等于“m”且第一FIFO缓冲器10接收一个帧时，第一计数器20产生第一完成信号，并传送至鉴相器50。
第二FIFO缓冲器30和第二计数器40具有与第一缓冲器10和第一计数器20相同的结构和配置，如下文所述。
来自第二高端电路的第二输入数据集合、第二时钟(CLK2)和第二使能信号(EN1)进入第二FIFO缓冲器30。在此实施例中，第二FIFO缓冲器30按照第二时钟的正沿和第二使能信号的正沿，接收并暂时存储自第二高端电路的输入数据集合。第二时钟和第二使能信号也送至第二计数器40。
第二计数器40的作用是一个通告器，使用一个第二完成信号(CS1)通知第二FIFO缓冲器30存储一个“帧”。也就是说，在第二FIFO缓冲器30存储的一个单个帧时，因为帧的所接收数据集合的数目等于第二时钟的正沿数目，第二完成信号也表示第二时钟的是正沿数目与一个单个的帧相对应。特别是，第二使能信号的正沿清零本实施例的第二计数器40并开始对第二时钟的正沿数目计数。此时，第二计数器40继续计数，直到第二FIFO缓冲器30接收一个帧，即，m个字节的输入数据集合。在第二时钟的正向边沿的计数的数目等于“m”且第二FIFO缓冲器30接收一个帧时，第二计数器40产生第二完成信号，并传送至鉴相器50。
鉴相器50根据第一和第二完成信号，检测在第一和第二时钟之间的时钟相位差，并将检测的时钟相位差(δten)传递到读出电路60。在此实施例中，第一和第二使能信号(EN1，EN2)和第一和第二完成信号(CS1，CS2)被输入到鉴相器50。见图3，鉴相器50计算从第一使能信号的正沿到第一完成信号的第一时间间隔δt1，并累计在预定时间期间上的第一时间间隔δt1，作为第一累计时间间隔∑δt1。另外，鉴相器50计算从第二使能信号的正沿到第二完成信号的第二时间间隔δt2，并累计在预定时间期间上的第二时间间隔δt2，作为第二累计时间间隔∑δt2。然后鉴相器50计算第一和第二累计时间间隔∑δt1和δt2的差，作为时钟相位差δten。对于上述计算，使用比第一和第二时钟都快的时钟，它是本实施例下文提到的读出时钟。
读出电路60产生读出时钟并提供给第一和第二FIFO缓冲器10和20。在此实施例中，读出时钟在速率上比第一和第二时钟都快。并也传递到鉴相器50用于上述的计算。
另外，读出电路60相对于时钟相位差δten，确定要从中读出数据集合的目标FIFO缓冲器。
详细地说，如果时钟相位差δten大于与帧的数据长度的一半相应的预定时间，则读出电路60选择第一和第二FIFO缓冲器10和30之一。此时，选择的FIFO缓冲器(10或20)具有的时钟比第一和第二缓冲器中的另一个快出时钟相位差的量。根据选择的FIFO缓冲器10是第一FIFP缓冲器10还是第二FIFO缓冲器30，读出电路60发出第一内部使能信号(ENI1)或第二内部使能信号(ENI2)。根据读出时钟并通过使用第一个或第二内部使能信号(EN11或EN12)，读出电路60仅从选择的FIFO缓冲器读出帧。
另一方面，如果时钟相位差δten小于或等于预定时间，读出电路60选择第一和第二两个FIFO缓冲器10和30。此时，读出电路60对第一和第二FIFO缓冲器10和30发出第一内部使能信号(ENI1)和第二内部使能信号(ENI2)。然后，根据读出时钟并通过使用第一和第二内部使能信号(ENI1和ENI2)，读出电路60从第一和第二FIFO缓冲器10和30读出帧。
已经对本发明的整体以及优选实施例进行了说明。本领域技术人员会了解并能够实现在本发明原理内的其他的方法和系统。例如，在上述实施例中在第一和第二计数器上计算第一和第二时钟的正沿，但是也可以计数负沿。在这方面，术语“边沿”是表示正沿和负沿的任何一个。另外，在上述说明中第一和第二使能信号的正沿起触发器的作用，用于上述计数，但是负边沿也可以起触发器的作用。所有这些变化和增加均在本发明范围内，本发明仅由所附权利要求限定。
将在2000年9月6日提交的，包括说明书，权利要求，附图和摘要的日本专利申请2000-269549的全部公开引入本文，作为参考。
权利要求
1.一种输入数据处理电路，分别从第一和第二高端电路接收输入的数据集合，所述第一和第二高端电路彼此不同步，并产生第一和第二时钟，所述输入数据处理电路包括第一FIFO缓冲器，按照第一时钟从第一高端电路接收并暂时存储输入数据集合；第一计数器，对第一时钟的边沿数目计数，每当第一时钟的边沿数目等于一个预定数目时，产生第一完成信号，并重新起动计数过程；第二FIFO缓冲器，根据第二时钟从第二高端电路接收并暂时存储输入数据集合；第二计数器，对第二时钟的边沿数目计数，每当第二时钟的边沿数目等于一个预定数目时，产生第二完成信号，并重新起动计数过程；鉴相器，根据第一和第二完成信号检测在第一和第二时钟之间的时钟相位差；和读出电路，如果时钟相位差大于与预定数目的输入数据集合的一半数据长度相应的预定时间，则选择第一和第二FIFO缓冲器中之一，选择的FIFO缓冲器具有的时钟比第一和第二时钟中的另一个快出时钟相位差的量，从选择的FIFO缓冲器读出预定数目的输入数据集合。
2.根据权利要求1的输入数据处理电路，其中如果时钟相位差小于或等于预定的时间，则读出电路从第一和第二两个FIFO缓冲器读出预定数目的输入数据。
3.根据权利要求1的输入数据处理电路，其中预定的数目的输入数据集合是“帧”。
4.根据权利要求1的输入数据处理电路，其中读出电路产生一个待供给第一和第二FIFO缓冲器的读出时钟，并且根据读出时钟，从选择的FIFO缓冲器读出预定数目的输入数据集合。
5.根据权利要求4的输入数据电路，其中读出时钟在速率上比第一和第二时钟快。
6.一种输入数据的处理电路，从双电路接收输入数据集合，所述双电路包括彼此不同步的并分别产生第一和第二时钟的第一和第二电路，所述输入数据处理电路包括第一FIFO缓冲器装置，按照第一时钟从第一电路接收和暂时存储输入数据集合；第一时钟计数器装置，对第一时钟的边沿数目计数，每当第一时钟的边沿数目等于预定的数目时，产生第一完成信号，并重新起动计数过程；第二FIFO缓冲器装置，按照第二时钟从第二电路接收和暂时存储输入数据集合；第二时钟计数器装置，对第二时钟的边沿数目计数，每当第二时钟的边沿数目等于预定的数目时，产生第二完成信号，并重新起动计数过程；时钟相位差检测装置，用于根据第一和第二完成信号检测在第一和第二时钟之间的时钟相位差；和数据读出装置，如果时钟相位差大于与预定数目的输入数据集合的一半数据长度相应的预定时间时，选择第一和第二FIFO缓冲器中之一，选择的FIFO缓冲器具有的时钟比第一和第二时钟中的另一个快出时钟相位差的量，从选择的FIFO读出预定数目的输入数据集合。
7.根据权利要求6的输入数据处理电路，其中如果时钟相位差小于或等于预定的时间，则数据读出装置从第一和第二两个FIFO缓冲器装置读出预定数目的输入数据。
8.根据权利要求6的输入数据处理电路，其中预定数目的输入数据集合是“帧”。
9.根据权利要求6的输入数据处理电路，其中数据读出装置产生待供给第一和第二FIFO缓冲器装置的读出时钟，并且根据所述读出时钟，从选择的FIFO缓冲器装置读出预定数目的输入数据集合。
10.根据权利要求9的输入数据处理电路，其中读出时钟在速率上比第一和第二时钟快。
全文摘要
根据本发明,输入数据处理电路包括一个鉴相器50,检测从双电路发送的第一和第二时钟之间的时钟相位差。如果时钟相位差大于与帧的数据长度一半即输入数据集合的“m”字节一半相应的预定时间,则读出电路60选择第一和第二FIFO(10或20)缓冲器之一。此时,选择的FIFO缓冲器的时钟比第一和第二FIFO(10和30)缓冲器中的另一个的时钟快出时钟的相位差。然后读出电路60仅从选择的FIFOI缓冲器读出帧。结果,即使在双电路产生的时钟之间存在速率差时,在FIFO缓冲器中也不会发生“数据短缺”的现象。
文档编号G06F11/16GK1343050SQ0113118
公开日2002年4月3日 申请日期2001年9月5日 优先权日2000年9月6日
发明者高桥秀彰 申请人:日本电气株式会社