专利名称：具有冗余形式地址的高速缓存访问的标记设计的制作方法
技术领域：
本发明涉及存储器领域，具体涉及使用冗余形式地址的存储器。
背景技术：
片上(on-chip)高速缓存的等待时间(latency)对于微处理器的整体性能已经变得越来越重要。为了加速高速缓存访问，一种冗余形式寻址系统是公知的在最终的完整地址变得可用之前，它允许高速缓存访问。通常，普通的二进制地址被更复杂的地址(冗余形式)所取代。实际上，使用了来自加法器的地址组成部分，因为可以更快地利用这些组成部分。例如，这些组成部分不会被完成普通地址所需的进位链所延迟。PCT申请WO 99/64953、同时待审的2000年3月22日提交的题为“Shared CacheWord Line Decoder For Redundant And Regular Addresses”的申请序列号09/532,411的专利申请和2000年3月29日提交的题为“Cache ColumnMultiplexing Using Redundant Form Addresses”的申请序列号09/538,553的专利申请中描述了该技术的有关方面。
使用冗余形式地址存在的一个问题是进行冗余形式的标记(tag)比较代价很高。为了处理冗余形式的标记比较，需要大量的附加电路。
这里将看到，本发明解决了该问题。
图1是表示本发明实施例的方框图。
图2是表示本发明实施例的各步骤的流程图。
图3是结合图1方框图使用的时序图。
具体实施例方式
以下描述了一种对在使用冗余形式地址的场合进行高速缓存尤其有用的存储器。在下面的描述中，本发明的实施例是针对具有特定结构的高速缓存存储器而描述的。本领域的技术人员应该清楚，没有这些具体的实施例也能实施本发明。在其他的例子中，为了不混淆本发明，像比较器这样的公知电路没有详细示出。
一个实施例的概述存储器阵列(对于一个实施例至少包括标记字段和相关数据)首先被分为奇数和偶数条目(这里有时也称为子阵列)。为了在偶数和奇数子阵列中选择一行(line)，冗余形式地址被解码器(DEC)使用。而且阵列内的位线(bit line)处产生小的差分电压。与此同时，普通(非冗余形式地址)的最低有效位(LSB)和最终(非冗余)地址位一起产生。该LSB用来启动与奇数或者偶数子阵列中的一个相关联的传感放大器(senseamplifier)。传感放大器的输出驱动奇数和偶数子阵列共享的共用数据总线。来自所选择的子阵列的数据的标记字段被耦合至普通(非冗余形式)比较器。这样允许用冗余形式地址及早地访问标记。当完成非冗余形式标记位时，标记位线被激活，接着被用来进行命中/未命中生成(路选择)。这样，避免了代价非常高的冗余形式比较而不会引起速度恶化。另外，由于在冗余形式访问过程中，仅选择一组传感放大器，所以传感功率被最小化。而且，在使用所公开的存储器的集成电路的制造中，子阵列间共享的数据总线使金属迹线减少。
图1的实施例参照图1，存储器包含有示为阵列10a和10b的偶数子阵列和包括阵列11a和11b的奇数子阵列。这些是经常可以在高速缓存存储器中发现的普通静态随机访问存储器(SRAM)阵列。阵列10a和10b与传感放大器12相关联。来自阵列10a或10b的标记字段可以被放大器12传感，并耦合至数据总线26上的比较器25。类似地，阵列11a和11b与传感放大器13相关联。当这些阵列中的行被选择时，它们被放大器13传感，并且标记字段被耦合至数据总线26上的比较器25。应该注意的是，数据总线26是两个子阵列共用的；然而，下面将可以看到，任意一次都仅有一组传感放大器12或13被激活。
解码器15是冗余形式地址解码器，其接收线路16上的冗余形式地址，并选择两个子阵列中的一行或多行。在本申请的“背景技术”部分引用的参考文献中更详细地描述了这些解码器。
地址(这是非冗余形式地址)的普通标记位置在线路17上被耦合至比较器25。在比较器25内，如通常进行的一样，将该地址与已存储的标记进行比较，以提供线路28上的命中或未命中指示。如前面提到的，比较器是普通的非冗余形式比较器，对线路17上的普通地址和来自阵列的标记起作用。
最通常的是，命中/未命中信号被耦合至数据阵列，用于选择数据。例如，在四路关联的高速缓存中，可以选择四行数据的其中一行。
普通地址的LSB被耦合至与门21，并且还通过反相器20耦合至与门22。线路19上的传感放大器允许信号(SAE)也被耦合至门21和22。如果LSB是偶数(二进制1)，则当SAE有效时，选择传感放大器12。另一方面，如果LSB是奇数，则当SAE有效时，通过门22的输出，选择传感放大器13。
如图3所示，在时刻30处，假定冗余形式地址被耦合至解码器15。在时间31内，冗余形式地址被解码。这引起子阵列10和11的每个子阵列中的至少一行被选择，即导通了两个子阵列中的字线(word line)。此外，在一个实施例中，在阵列中的位线处产生小的差分电压。
在时刻32处，普通地址的LSB将已被确定。该位及其补码分别被耦合至门21和22。如已经提到的，如果LSB是偶数，则选择放大器12；而如果LSB是奇数，则选择放大器13。在时间33内，传感放大器可以从所选择的子阵列中传感将被耦合至比较器25的标记字段。在时刻34处，普通地址将变为可用，并被耦合至线路17上的比较器25。在时刻35处，比较将已完成，在线路28上将提供命中或未命中信号，这允许例如从数据阵列选择数据。
本发明的方法现在参照图2，本发明的方法被示出从步骤100开始，其中冗余形式存储器地址的解码发生。如步骤101所示，如前文所述那样使用解码后的地址来从每个子阵列中选择一行或多行。
现在如步骤102所示，根据冗余形式地址，比如根据普通地址信号的LSB，仅选择其中一个子阵列的的被选择行。
然后，如步骤103所示，为提供命中或者未命中信号，将步骤102选择的标记字段和非冗余形式地址的位进行比较。
在以上的描述中，阵列被分为奇数和偶数子阵列，并用最低有效位来在这些阵列之间进行选择。在另一实施例中，可以使用两个最低有效位，或者就那点而论，使用任意数目的最低有效位，并且可以将阵列分为例如四个子阵列，并利用两个最低有效位，在四个子阵列之间进行选择。而且在以上的描述中，假定同时从阵列中读取标记字段和有关数据。还可以首先将标记字段和非冗余形式地址进行比较，然后，例如根据命中/未命中信号状态读取数据。其他可替换的实施例对本领域的技术人员而言是很清楚的。
这样，已经描述了一种具有比较功能的、包含冗余形式地址和非冗余形式地址的高速缓存存储器。
权利要求
1.一种存储器，包括第一和第二阵列；耦合至所述第一和第二阵列的冗余形式地址解码器，用于从所述第一和第二阵列的其中每一个阵列中选择一行；电路，用于根据非冗余形式存储器地址的至少一位，在所述第一和第二阵列中的所选择的行之间进行选择。
2.如权利要求1所述的存储器，其中所述非冗余形式存储器地址的所述一位是所述地址的最低有效位。
3.如权利要求1所述的存储器，其中所述第一和第二存储器阵列的数据被耦合至共用线路。
4.如权利要求1所述的存储器，其中用于在所选择的行之间进行选择的所述电路包括第一和第二传感放大器，其中所述第一和第二传感放大器的其中一个被所述非冗余形式存储器地址的所述一位激活。
5.如权利要求4所述的存储器，其中所述非冗余形式存储器地址的所述一位是所述地址的最低有效位。
6.如权利要求5所述的存储器，其中所述第一和第二存储器阵列的数据被耦合至共用线路。
7.如权利要求6所述的存储器，包括被耦合以从所述第一和第二传感放大器接收信号，并被耦合以接收所述非冗余形式存储器地址的位的比较器。
8.如权利要求7所述的存储器，其中所述比较器提供命中/未命中信号。
9.如权利要求1所述的存储器，包括从所述传感放大器接收信号，并被耦合以接收非冗余形式地址位的比较器。
10.一种存储器，包括被分为至少两个子阵列的存储器阵列；冗余形式解码器，用于响应于冗余形式地址位，从所述子阵列的其中每一个子阵列中选择至少一行；被耦合至所述子阵列中一个子阵列的第一传感放大器；被耦合至所述子阵列中另一子阵列的第二传感放大器；选择电路，用于响应于非冗余形式地址的至少一位，从所述第一和第二传感放大器的其中一个中选择数据。
11.如权利要求10所述的存储器，其中所述非冗余形式地址的所述一位是所述地址的最低有效位。
12.如权利要求11所述的存储器，其中所述第一和第二传感放大器被耦合至共用输出线路。
13.如权利要求12所述的存储器，包括被耦合以从所选择的其中一个所述子阵列接收标记字段和非冗余形式存储器地址位的比较器。
14.如权利要求10所述的存储器，包括被耦合以从所选择的其中一个所述子阵列接收标记字段和非冗余形式存储器地址位的比较器。
15.一种访问存储器的方法，包括根据冗余形式地址选择第一和第二数据；和根据非冗余形式地址的至少一位，在所述第一和第二数据间进行选择。
16.如权利要求15所述的方法，其中所述非冗余形式地址的所述一位是所述地址的最低有效位。
17.如权利要求15所述的方法，包括将所选择的数据的一部分和非冗余形式地址位进行比较的步骤。
18.如权利要求17所述的方法，其中所述非冗余形式地址的所述一位是最低有效位。
19.一种方法，包括如下步骤解码冗余形式存储器地址；根据解码后的冗余形式存储器地址选择存储器阵列中的至少两行；根据非冗余形式存储器地址的至少一位，在所述两行间进行选择；将所述非冗余形式存储器地址的位和来自所选择的行的标记位进行比较。
20.如权利要求19所述的方法，其中所述非冗余形式存储器地址的所述一位是所述地址的最低有效位。
21.如权利要求20所述的方法，包括提供命中/未命中信号的步骤。
全文摘要
本发明公开了一种存储器和一种用于在使用了非冗余形式地址解码器的存储器中访问数据的方法。利用冗余形式地址来选择所述存储器的子阵列中的行。所述非冗余形式地址的最低有效位被用来在这些行之间进行选择。然后用非冗余形式地址来完成所述高速缓存存储器的比较功能。
文档编号G06F12/08GK1526140SQ02812089
公开日2004年9月1日 申请日期2002年6月7日 优先权日2001年6月22日
发明者凯文·张, 凯文 张 申请人:英特尔公司