专利名称：用于控制存储器访问的方法和装置的制作方法
技术领域：
本发明涉及电子技术领域。更具体地说，本发明涉及用于控制存储器访问的方法和装置。
背景技术：
动态随机访问存储器(DRAM)具有存储器预充电、激活、读和写操作。具体而言，寻址存储器体的存储器控制器必须首先对存储器体预充电，接着，存储器体中被寻址的页面必须在该页面中被寻址的列被访问(读或写)之前被激活。“DRAM页面打开”或“页面命中”指示被访问的存储器已经被预充电和激活，并且可以从页面读或写数据，而不必在每次存储器访问期间预充电或激活存储器。当“页面未命中发生”时(即，从存储器中被打开的页面之外的页面访问数据)，必须将打开的页面从读出放大器写回DRAM芯片。接下来，新的存储器页面必须在被访问之前首先被预充电并激活。将旧页面写到DRAM以及预充电并激活新的DRAM页面需要时间，并且减慢了存储器访问，导致存储器总线使用效率低(带宽降低)并且损失了利用DRAM的装置(例如计算机)的性能。
图1图示了根据现有技术实施例的调度存储器访问的前端总线(FSB)控制器。如图1所示，FSB控制器105包括FSB调度器125，该FSB调度器125经由FSB访问队列130调度来自处理器110的对DRAM120的访问(读和写)。FSB控制器经由L2未命中请求总线被耦合到处理器110，并且经由前端总线被耦合到存储器控制器115。存储器控制器115经由存储器总线被耦合到DRAM 120。处理器110包括乱序核心135和硬件预取器(HWP)140。乱序核心135使用流水线技术，其中多条指令交叠执行，力图提高处理器的总的性能。HWP从DRAM预取乱序核心中的执行单元所需要的数据。
FSB控制器105，具体而言是说FSB调度器125，基于引起访问的指令(即，导致用于向DRAM读和写数据的请求的加载或存储)的相对年龄来调度来自处理器110(即，来自乱序核心以及来自HWP)的DRAM访问。因此，FSB访问队列130中的访问按照程序顺序被调度到DRAM。具体而言，来自乱序核心的DRAM访问具有高于来自HWP的DRAM访问的优先级，并且由乱序核心生成的访问按照程序顺序被调度。这样，FSB控制器通过首先调度与FSB访问队列中的最早的指令相关联的访问来最小化DRAM访问的延迟。但是，因为连续的DRAM访问可能并不总是访问打开的DRAM页面，所以基于最小化DRAM访问的延迟来对DRAM访问调度并不总是最优的方案。来自关闭的DRAM页面的访问涉及将当前打开的页面写到DRAM，并且预充电并激活新的DRAM页面。这样，访问关闭的DRAM页面耗费时间并且减慢了存储器访问，从而呈现出处理器的DRAM总线的低效率。
在附图中图示了本发明的示例。但是附图不限制本发明的范围。附图中类似的标记指示类似的元素。
图1图示了根据现有技术实施例的调度存储器访问的前端总线(FSB)控制器；图2A图示了根据本发明一个实施例的调度存储器访问的前端总线(FSB)控制器；图2B图示了根据本发明一个实施例的与存储器访问相关联的参数；图3图示了根据本发明一个实施例的存储访问的流程图；图4图示了在其中操作本发明的计算机系统的一个实施例。
具体实施例方式
所描述的是控制存储器访问的方法和装置。在下面的描述中，提出了许多具体的细节以提供对本发明的透彻的理解。但是，对于本领域技术人员很明显的是，不需要这些具体细节也可以实现本发明。在其他情况中，未示出公知的体系结构、步骤和技术，以避免不必要的使本发明模糊。
部分的描述使用了本领域技术人员通常使用来向本领域其他技术人员传达他们的工作实质的术语。并且，部分的描述将按照通过程序指令的执行而进行的操作来表达。如本领域技术人员所理解的那样，这些操作经常采取能够通过例如电气元件被存储、传输、组合以及以其他方式被操作的电、磁或光信号的形式。
图2A图示了根据本发明的一个实施例的调度存储器访问的前端总线(FSB)控制器。如在图2A的实施例中所示，FSB控制器205包括FSB调度器225，该FSB调度器225使用FSB访问队列230来调度来自处理器210的对DRAM 220的DRAM访问。FSB控制器经由L2未命中请求总线被耦合到处理器210，并且经由FSB被耦合到存储器控制器215。存储器控制器215经由存储器总线被耦合到DRAM 220。处理器210包括乱序核心235和硬件预取器(HWP)240。乱序核心235使用流水线技术，其中多条指令被交叠执行，力图提高处理器的总的性能。HWP预取那些被预测为乱序核心中的执行单元最终将需要的DRAM访问。
FSB控制器205包括FSB调度器225和DRAM页面打开预测器250。在一个实施例中，FSB调度器225被耦合到DRAM页面打开预测器250，并且FSB调度器被耦合到FSB访问队列230。另一个实施例可以是DRAM页面打开预测器和FSB调度器二者都被耦合到FSB访问队列230。在一个实施例中，FSB调度器225基于被处理器处理的应用程序或应用程序的部分，调度来自处理器210(即，来自乱序核心以及来自HWP)的对DRAM的访问。例如，如果被处理的应用程序是容许延迟的，则FSB调度器225调度存储器访问来最大化存储器总线带宽。或者，如果被处理的应用程序是不容许延迟的，则FSB调度器225调度存储器访问以最小化存储器访问延迟。换句话说，FSB调度器基于被处理器210处理的应用程序的特性来安排在FSB访问队列230中的存储器访问。例如当需要存储器访问来解决分支未命中预测时，应用程序可以是容许延迟的，因而当分支被预测未命中时，由核心进行的推测工作是无用的，直到存储器访问完成并且处理器从程序执行的正确分支取回指令。为了确定应用程序是“容许延迟”的还是“不容许延迟”的，FSB调度器225监视由HWP 240以及由乱序核心235生成的存储器访问。FSB通过监视FSB访问队列230中的条目来做到这一点。
图2B图示了根据本发明一个实施例的与存储器访问相关联的参数。如图2B所示，在FSB访问队列230中的每个DRAM访问(条目)具有与其相关联的至少下列信息a)指令号，例如DRAM访问的程序指令号260(即，从DRAM访问被生成后经过的时间) b)DRAM访问的存储器地址262；c)指示FSB队列中的DRAM访问的位置的数字264(较老的指令比较晚的指令在队列层次中放置得较高)；d)标志266，指示访问是乱序核心还是由HWP创建的；e)标志268，指示由HWP创建的条目是否也被核心生成/使用；f)标志270，指示访问是否被预测为访问打开的DRAM页面；和g)标志272，指示存储器访问是用于读还是写存储器。
在本发明的一个实施例中，如果通过检查标志268是否被设置，确定出被FSB调度器调度到存储器总线上的存储器访问大多数是由HWP 240生成的，并且如果通过检查标志266是否被设置，确定出这些被生成的访问大多数是由乱序核心235使用的，则应用程序被确定为是容许延迟的。对于容许延迟的应用程序，在本发明的一个实施例中，FSB调度器225可以对FSB队列230中的条目重新排序，来最大化存储器总线带宽。这意味着FSB调度器225将被预测为要访问来自同一DRAM页面的数据的DRAM访问列为优先。在图2B的实施例中，在最大化带宽模式中，FSB调度器按照如下队列条目1、6、7、4、0、8、9、11、2、12、5和3来调度存储器访问。这样，对于访问打开的DRAM页面，由乱序核心进行的访问具有高于由HWP进行的访问的优先级。但是，在最小化延迟模式中，FSB调度器按照如下队列条目5、3、1、6、7、4、0、8、9、11、2和12来调度存储器访问。这样，来自核心的较老的指令优选于来自HWP的较老的指令被调度，而不论DRAM页面是否是打开的。有关于此的细节将在下面参照图3被提供。
为了调度被预测为访问来自打开的DRAM页面的数据的DRAM访问，FSB调度器225利用DRAM页面打开预测器250。在一个实施例中，DRAM页面打开预测器跟踪被访问的DRAM页面的历史，并且基于被访问的DRAM页面的历史，DRAM页面打开预测器250生成被预测为在DRAM中要被打开的DRAM页面的列表。例如，如果DRAM页面12、14、16和18过去被访问过，并且存储器系统允许4个DRAM页面同时被打开，则DRAM页面打开预测器预测出对页面12的新的访问将命中，并且对页面13的新的访问将是未命中的。在本发明的一个实施例中，DRAM页面打开预测器250至少在每个存储器总线周期，生成或更新被预测将在DRAM中被打开的DRAM页面的列表，在另外的实施例中，DRAM页面打开预测器可以每几个(例如2个或更多个)存储器总线周期，生成或更新被预测将在DRAM中被打开的DRAM页面的列表。在一个实施例中，存储器控制器可以通过FSB将打开的DRAM页面的列表发送到DRAM页面打开预测器。在另一个实施例中，存储器控制器在处理器核心上，从而存储器控制器所需的打开的DRAM页面的列表可以被用作DRAM页面打开预测器。在另一个实施例中，存储器控制器可以基于先前的访问模式，预测哪个DRAM页面被推测式地打开。例如，存储器控制器可以使用算法(例如曲线拟合算法)来预测可以被打开的未来的DRAM页面，所述算法使用先前被打开的DRAM页面的地址。DRAM页面打开预测器可以知道该算法(例如，通过在制造的时候编程DRAM页面打开预测器)，并且从被发送到存储器控制器的访问推断出存储器控制器将推测式地打开哪个页面。这消除了存储器控制器将被预测为要被打开的DRAM页面列表发送到DRAM页面打开预测器的需要。在本发明的一个实施例中，FSB调度器使用由DRAM页面命中预测器生成的被预测要打开的DRAM页面列表，来为每个存储器访问设置标志270。
图3图示了根据本发明的一个实施例的存储访问的流程图。DRAM页面打开预测器可以预测将访问打开的DRAM页面的DRAM访问以及将访问关闭的DRAM页面的访问。使用该信息(即，如果DRAM访问被预测为访问打开的页面)，FSB调度器为FSB访问队列中的条目设置标志270(即，被预测的DRAM页面打开标志)。
在310，FSB调度器确定是否HWP生成了被乱序核心使用的大部分DRAM访问。在本发明的一个实施例中，确定是否HWP生成由乱序核心利用的大部分DRAM访问意味着在某个单位时间间隔，确定标志266和268是否被设置。在本发明的另一个实施例中，确定是否HWP生成由乱序核心利用的大部分DRAM访问意味着确定标志266和268都被设置了的访问的百分比是否超过某个阈值，例如可编程的百分比。在本发明的一个实施例中，在制造FSB控制器时对可编程百分比进行编程。在另一个实施例中，由用户或者自动地由被执行的程序来对可编程的百分比进行编程。在本发明的一个实施例中，当HWP生成DRAM访问时，标志266被设置(例如，由HWP)，指示出是HWP生成DRAM访问。随后，如果乱序核心也生成相同的DRAM访问，则标志268被设置(例如由乱序核心)，指示出乱序核心利用由HWP生成的访问。这样，通过监视FSB队列中的DRAM访问的标志266和268，如果大多数DRAM访问的两个标志都被设置了，则可以推断出下列内容1)HWP正在生成所请求的DRAM访问，以及2)HWP并非正在生成没被使用的DRAM访问。至少基于上面的条件1)和2)，可以推断出存储器总线是饱和的。这个假定是基于以下事实进入FSB队列的HWP请求在FSB队列中停滞得足够长，以致于乱序核心又生成了相同的DRAM访问。
如果满足上面描述的条件，则应用程序可以被描述为是容许延迟的，并且可以假定存储器总线的带宽是受约束的。一旦FSB调度器确定出被处理的应用程序是容许延迟的，并且存储器总线的带宽是受约束的，则FSB调度器切换到最大化总线带宽模式。否则，FSB调度器假定被处理的应用程序是不容许延迟的，并且切换到最小化延迟模式。在本发明的一个实施例中，如果FSB调度器处于最大化总线带宽模式，则FSB调度器对FSB访问队列中的条目重新排序，以最大化存储器总线带宽。
在最小化延迟模式中，在320，FSB调度器调度FSB访问，使得在乱序核心中由较早的指令生成的存储器访问在由较晚的指令生成的访问之前被调度以访问DRAM。并且，FSB调度器在由HWP生成的DRAM访问之前调度由乱序核心生成的DRAM访问。在最小化延迟模式中，当调度在时间上最早的条目(即，与FSB队列中最早的指令相关联的访问)时，FSB调度器不考虑FSB访问队列中的条目是从相同的DRAM页面还是从不同的DRAM页面访问。
当在最大化带宽模式中时，FSB调度器搜索FSB访问队列，寻找与被预测为访问打开的DRAM页面的最早的指令相关联的条目(来自乱序核心的指令具有高于来自HWP的指令的优先级)。在本发明的一个实施例中，进行该搜索时使用2个参数。第一个参数，即“搜索窗口大小”，描述了当搜寻访问打开的DRAM页面的条目时，将搜索多少个条目。从条目列表开始，FSB调度器在该列表上搜索“搜索窗口大小”的条目以寻找被预测为访问打开的DRAM页面的访问，所述条目列表(例如在条目进入FSB队列中时)按照与条目相关联的指令的年龄(较老的指令优先)被排序。如果“搜索窗口大小”的条目中没有任何条目被预测为是访问打开的DRAM页面，则列表上的第一条目被调度。
第二个参数，即“最大旁路(bypass)数”，确定了在选择列表上的第一条目(即使它被预测为访问关闭的DRAM页面)之前，允许多少条目旁路列表上的第一条目。如果一个并非列表上的第一条目的条目被调度，则递增“旁路计数器”。如果选择列表上的第一条目，则“旁路计数器”被复位为0。如果旁路计数器的值大于或等于“最多旁路数”，则选择列表上的第一条目(将旁路计数器复位为0)，即使第一条目被预测为访问关闭的DRAM页面。在本发明的一个实施例中，可以在例如制造FSB调度器时，对最大旁路数和搜索窗口大小进行编程。
在最大化带宽模式中，在330，确定旁路计数器是否大于旁路数。如果旁路计数器大于旁路数，则在350，FSB中的第一条目被调度用于DRAM访问，并且旁路计数器被例如复位为0。如果在330，旁路计数器的值不大于最大旁路数，则在335，确定搜索窗口(搜索窗口被定义为等于搜索窗口大小的FSB访问队列中的条目)中的第一条目是否被预测为访问打开的DRAM页面。如果搜索窗口中的第一条目被预测为访问打开的DRAM页面，则在350，FSB调度器调度第一条目用于DRAM访问，并且旁路计数器被复位。
但是，如果搜索窗口的第一条目没有被预测为访问打开的DRAM页面，则在340，确定在FSB的访问队列中的搜索窗口中是否有任何条目被预测为访问打开的DRAM页面。如果在搜索窗口中没有任何条目被预测为访问打开的DRAM页面，则在350，FSB访问队列中的第一条目被调度。但是，如果在340，搜索窗口中的至少一个条目被预测为访问打开的DRAM页面，则在345，FSB调度器调度被预测为访问打开的DRAM页面的搜索窗口中最老的条目，并且递增旁路计数器。
在本发明的一个实施例中，如果FSB调度器以最大化总线带宽模式调度DRAM访问，并且如果FSB调度器确定出由HWP生成并且被乱序核心请求的被调度到FSB访问队列上的访问的百分比低于阈值百分比，则FSB调度器自动地将调度DRAM访问的模式从最大化总线带宽模式改变到最小化延迟模式。同样，如果FSB调度器以最小化延迟模式调度DRAM访问，并且如果FSB调度器确定出由HWP生成并且被乱序核心请求的被调度到FSB访问队列上的访问的百分比等于或大于阈值百分比，则FSB调度器自动地将调度DRAM访问的模式从最小化延迟模式改变到最大化总线带宽模式。这样，基于被处理的应用程序或其部分，从一个模式到另一个模式的改变被自动(即，即时(on-the-fly))完成。
尽管图3的实施例访问DRAM，但是另外的实施例也可以访问其他类型的存储器，例如，同步DRAM等。尽管所描述的实施例将FSB控制器图示为独立的设备，但是，在其他实施例中，处理器或者甚至存储器控制器可以结合参考图3所描述的FSB控制器的功能。
图4图示了计算机系统的一个实施例，本发明在该计算机系统中操作。通常，由图4图示的计算机系统400包括通过总线401耦合到系统存储器413的处理单元402(例如，微处理器)。系统存储器413包括只读存储器(ROM)404和随机访问存储器(RAM)403。ROM 404包括基本输入输出系统(BIOS)416，RAM 403包括操作系统418、应用程序420和程序数据424。处理单元402经由FSB控制器422与系统存储器413通信，并且FSB控制器422经由存储器控制器(未示出)与系统存储器413通信。FSB控制器422按照参照图3描述的流程图来操作。
计算机系统400包括经由总线401耦合到处理单元402的大容量存储设备407、输入设备406和显示设备405。大容量存储设备407表示永久性数据存储设备，例如软盘驱动器、固定盘驱动器(例如，磁、光、磁-光等)或流式磁带驱动器。大容量存储设备存储包括应用程序428和操作系统426的程序数据。处理单元402可以是很广范围的多种通用处理器或微处理器(例如由Intel公司制造的Pentium系列处理器)、专用处理器或者甚至专用编程逻辑设备的任何一种。
显示设备405为计算机系统400提供图形输出。诸如键盘或鼠标的输入设备406可以被耦合到总线401，用于向处理单元402传递信息和命令选择。一个或多个网络设备408也通过总线401耦合到处理单元402，所述一个或多个网络设备408可以用于控制和传输数据到被连接到计算机系统400的电子设备(打印机、其他计算机等)。网络设备408还将计算机系统400连接到网络，并且可以包括以太网设备、电话插孔和卫星链路。
如此，已经公开了控制存储器访问的方法和装置。虽然已经图示和描述了目前被认为是本发明的示例性实施例的内容，但是本领域技术人员应该理解，可以做出各种其他修改并且可以用等同物来替代，而不偏离本发明的真实范围。另外，可以做出许多修改来适应本发明的教导的具体情况，而不偏离这里描述的主要的发明性概念。因而，本发明并不限于所公开的具体的实施例，而是包括落入所附权利要求的范围中的所有实施例。
权利要求
1.一种用于访问存储器的装置，包括页面打开预测器，用于预测打开的存储器页面；前端总线调度器，用于将存储器访问模式从第一模式切换到第二模式，所述前端总线调度器耦合到所述页面打开预测器；和前端总线访问队列，所述前端总线访问队列耦合到所述前端总线调度器，用于容纳存储器访问。
2.如权利要求1所述的装置，还包括耦合到所述前端总线访问队列的处理器，其中所述处理器包括乱序核心和硬件预取器。
3.如权利要求2所述的装置，还包括耦合到所述前端总线访问队列的存储器控制器。
4.如权利要求1所述的装置，其中所述页面打开预测器预测从存储器中的页面被预测发生的存储器访问。
5.如权利要求1所述的装置，其中所述前端总线调度器确定正在被处理的应用程序是容许延迟的还是不容许延迟的。
6.如权利要求1所述的装置，其中所述第一模式包括所述前端总线调度器调度存储器访问以最小化存储器访问延迟，以及所述第二模式包括所述前端总线调度器调度存储器访问以最大化存储器总线带宽。
7.如权利要求6所述的装置，其中所述最小化存储器访问延迟模式包括所述前端总线调度器首先调度与较早的指令相关联的存储器访问。
8.如权利要求6所述的装置，其中所述最大化存储器总线带宽模式包括所述前端总线调度器调度被预测为访问来自打开的存储器页面的数据的存储器访问。
9.如权利要求1所述的装置，其中在调度所述前端总线访问队列中的第一条目之前，所述前端总线调度器搜索所述前端总线访问队列中的预定数目的条目，以寻找被预测为访问来自打开的存储器页面的数据的条目。
10.如权利要求5所述的装置，其中所述前端总线调度器自动地从所述第一模式切换到所述第二模式，反之亦然。
11.如权利要求10所述的装置，其中，基于任一时间和最后n个访问以及时间和最后n个访问的加权组合，如果对于多于百分之X的由所述硬件预取器生成的访问，多于百分之Y的由所述硬件预取器生成的访问也被所述乱序核心请求，则所述前端总线调度器从所述最小化存储器访问延迟模式切换到所述最大化存储器总线带宽模式。
12.一种方法，包括监视由硬件预取器生成的存储器访问；确定来自所述硬件预取器的所述存储器访问是否被乱序核心使用；以及如果由所述硬件预取器生成的一个百分比的所述存储器访问被所述乱序核心所使用，则将存储器访问从第一模式切换到第二模式。
13.如权利要求12所述的方法，其中在单位时间中，由所述乱序核心使用的由所述硬件预取器生成的所述存储器访问的所述百分比至少为百分之五十。
14.如权利要求12所述的方法，其中所述第一模式包括最小化存储器访问延迟的存储器访问，并且所述第二模式包括最大化存储器总线带宽的存储器访问。
15.如权利要求14所述的方法，其中所述最小化存储器访问延迟模式包括所述前端总线调度器首先调度由较早的指令生成的存储器访问。
16.如权利要求15所述的方法，其中来自所述乱序核心的访问在来自所述硬件预取器的访问之前被调度。
17.如权利要求14所述的方法，其中所述最大化存储器总线带宽模式包括所述前端总线调度器调度被预测为访问来自打开的存储器页面的数据的存储器访问。
18.如权利要求17所述的方法，还包括在调度所述前端总线访问队列中的第一条目之前，所述前端总线调度器搜索所述前端总线访问队列中的预定数目的条目，以寻找被预测为访问来自打开的存储器页面的数据的条目。
19.如权利要求12所述的方法，还包括如果从在单位时间中由所述硬件预取器生成的所述百分比的存储器访问中，在所述单位时间中由所述硬件预取器生成的多于百分之五十的存储器访问被所述乱序核心使用，则从所述最小化存储器访问延迟模式切换到所述最大化存储器总线带宽模式。
20.一种计算机系统，包括总线；耦合到所述总线的处理器；耦合到所述总线的前端总线控制器，所述前端总线控制器包括页面打开预测器和前端总线调度器，所述前端总线调度器将存储器访问模式从第一模式切换到第二模式，所述前端总线调度器耦合到所述页面打开预测器；和前端总线访问队列，所述前端总线访问队列耦合到所述前端总线调度器，用于容纳存储器访问。
21.如权利要求20所述的计算机系统，其中所述处理器包括乱序核心和硬件预取器。
22.如权利要求20所述的计算机系统，所述页面打开预测器预测从存储器中的页面有可能发生的存储器访问。
23.如权利要求20所述的计算机系统，其中所述前端总线调度器将存储器访问模式从第一模式切换到第二模式。
24.如权利要求23所述的计算机系统，其中所述第一模式包括最小化存储器访问延迟的存储器访问，并且所述第二模式包括最大化存储器总线带宽的存储器访问。
25.如权利要求24所述的计算机系统，其中所述最小化存储器访问延迟模式包括所述前端总线调度器首先调度由较早的指令生成的存储器访问。
26.如权利要求24所述的计算机系统，其中所述最大化存储器总线带宽模式包括所述前端总线调度器调度被预测为访问来自打开的存储器页面的数据的存储器访问。
27.如权利要求24所述的计算机系统，其中在所述最大化总线带宽模式中，在调度所述前端总线访问队列中的第一条目之前，所述前端总线调度器搜索所述前端总线访问队列中的预定数目的条目，以寻找被预测为访问来自打开的存储器页面的数据的条目。
28.如权利要求22所述的计算机系统，其中如果从在单位时间中由所述硬件预取器生成的一个百分比的存储器访问中，在所述单位时间中由所述硬件预取器生成的多于百分之五十的存储器访问被所述乱序核心使用，则所述前端总线调度器从所述最小化存储器访问延迟模式切换到所述最大化存储器总线带宽模式。
29.如权利要求26所述的计算机系统，其中所述前端总线调度器动态地从所述最小化存储器访问延迟模式切换到所述最大化存储器总线带宽模式。
30.如权利要求22所述的计算机系统，其中如果从在单位时间中由所述硬件预取器生成的一个百分比的存储器访问中，在所述单位时间中由所述硬件预取器生成的少于百分之五十的存储器访问被所述乱序核心使用，则所述前端总线调度器从所述最大化存储器总线带宽模式切换到所述最小化存储器访问延迟模式。
全文摘要
一种用于访问存储器的方法和装置，包括监视来自硬件预取器的存储器访问；确定来自硬件预取器的存储器访问是否被乱序核心使用；以及如果由硬件预取器生成的一个百分比的存储器访问被乱序核心所使用，则将存储器访问从第一模式切换到第二模式。
文档编号G06F12/02GK1639699SQ03804415
公开日2005年7月13日 申请日期2003年1月23日 优先权日2002年2月21日
发明者埃里克·斯普兰格, 奥努尔·穆特卢 申请人:英特尔公司