专利名称：具有低功率译码电路的处理器的制作方法
技术领域：
本发明涉及一种处理器，特别是有关于一种具有低功率译码电路的处理器。
背景技术：
处理器(例如微处理器)是一应用广泛且众所周知的组件，其应用范围自台式计算机到可携式电子装置，如行动电话和个人数字助理(PDA)。有些应用领域的处理器具有强大的效能(如高阶计算机工作站)，有些处理器的设计则较为简单，可用以供应低阶、较不昂贵的产品使用。
对于处理器的性能要求而言，大致可分为处理速度与耗电量两方面。一般来说，高性能的处理器处理速度快，设计复杂且耗电量较大；而低性能的处理器则刚好相反。高耗电量常常导致高温和缩短电池使用时间的结果(此是对于使用电池作为电力来源的装置而言)。可携式电子装置的需求大幅成长的结果，已使得对处理器的要求逐渐趋向于低耗电量，且同时又需保持一定水准的处理速度。
一种传统降低组件耗电量的方法，是使用低耗电量运作模式(或称为休眠状态)，其意指当组件(或组件中部分的组件)没有被使用时，能只以极少量些力维持基本运作的操作方式。即便如此，对电子组件于使用时也可拥有低电力消耗的要求仍是有增无减，此种要求则需靠设计更有效率的工作组件来达成。
很多电子组件皆需消耗电力，其中之一即为处理器。事实上，处理器本身又具有许多不同会消耗电力的组件，如译码逻辑。处理器中的译码逻辑是将被加码的指令(encoded instruction)加以译码以便执行的组件。图1为公知的处理器译码逻辑的示意方块图。
以整体观之，图1中指令撷取/执行部分10包括撷取逻辑(fetchlogic)12及译码器14，其中，撷取逻辑12是用以撷取加码指令，而译码器14则是用以将加码指令译码成可用于控制及执行的讯号。以此观之，译码器14的输出15(讯号线)是用以作为处理器执行单元(executionunit)内的其它组件(图上并无示出)的输入，以执行加码指令所指定的功能运作。此过程是众所周知的基本概念，故不再赘述。
传统上对于需处理不同类型的指令集或是接收非译码器14可辨识的指令集的状况，处理方式是引入一转译逻辑(translation logic)16以转译此指令成译码器14所能辨识的指令。当然，在处理连续指令的同时，即需额外的脉冲进行译码及执行的动作，其中，图1即为一施行此工作的电路实例。
如图1所示，多工器(multiplexor)18有时会用于将撷取逻辑12所撷取的指令或是转译逻辑16所转译完成的指令选择性地输入至译码器14中。此外，控制逻辑20是用以筛选(select)欲输入多工器18及译码器14的指令；一般来说，控制组件20会评估撷取逻辑12所输出的指令并判断其是否可为译码器14所译码。若为是，则控制组件20会命令多工器18直接将撷取逻辑12的输出指令输入至译码器14中。若为否，则控制组件20会命令多工器18将转译逻辑16的输出指令输入至译码器14中。当然，过程中还有许多其它的细节，但在此不予以探讨，因熟悉本领域的技术人员自可了解图1中所示的电路及其相关细节。
如图1所示的电路有其缺点此种电路的复杂性及耗电性皆过高；可以理解的是，译码器14与转译逻辑16不会同时使用复杂的设计若译码器14为复杂的设计以接受许多不同类型的指令，则当输入译码器14的指令变多时，译码器14的负载会变大，所须消耗的电力也随之增加。此负载变大及消耗电力增加的状况若是因某些很少使用的指令所造成，则明显不合节省电力的效益。
反之，若译码器14为简单的设计以接受较少类型的指令，则转译逻辑16中就必须用引入额外的逻辑以处理其它类型的指令，并且当转译逻辑16作动(active)进行转译工作时，译码器14同时也在处理转译逻辑16所输出的转译完成的指令。两者同时作用的结果将增加电力的消耗。
因此，如何于处理器中设计更进步且有效率的译码逻辑，以使得电力使用效率得以提高，是当前努力的目标。
发明内容
鉴于上述的发明背景，为了满足产业对传统处理器具更有效率的译码逻辑的要求，本发明提供一种新的、具有低功率译码电路的处理器，可用以解决上述传统电路未能达成的标的。
本发明之一目的是提供一种改良的译码逻辑装置及译码方法。其是依据处理器中撷取逻辑所撷取的指令的类型以明确划分处理器内译码组件的作动状态，并令非处于作动状态的译码组件维持于低耗电的休眠状态以降低译码逻辑整体的耗电量，并据此以达到低功率的目的。通过低功率目的的达成，本发明所提供的译码逻辑对于处理器，特别是可携式电子装置内的处理器而言，将具有更佳的应用。
根据以上所述的目的，本发明揭示了一种具有低功率译码电路的处理器，其包含有用以撷取加码指令的撷取逻辑；第一译码逻辑，该第一译码逻辑是用以译码复数个包含于第一类型指令集内的加码指令，该第一译码逻辑的输入是该撷取逻辑所输出的加码指令；第二译码逻辑，该第二译码逻辑是用以译码复数个包含于第二类型指令集内的加码指令，该第二译码逻辑的输入是该撷取逻辑所输出的加码指令；以及控制逻辑，该控制逻辑是用以选择性控制该第一及第二译码逻辑，以令该第一译码逻辑进行译码动作时，该第二译码逻辑维持于低耗电的休眠状态；该第二译码逻辑进行译码动作时，该第一译码逻辑维持于低耗电的休眠状态。
该第二类型指令集内的指令与第一类型指令集内的指令皆不相同。
更包含一执行逻辑，该执行逻辑是用以执行该第一及第二译码逻辑所译码完成的指令。
该控制逻辑对该撷取逻辑所输出的加码指令做出响应，且该控制逻辑是设计以确保该第一及第二译码逻辑于任一时间内只有一个处于作动状态。
更包含一第三译码逻辑，该第三译码逻辑是用以译码复数个包含于第三类型指令集内的加码指令，且该第三译码逻辑的输入是该撷取逻辑所输出的加码指令。
该控制逻辑更设计以选择性控制该第一，第二及第三译码逻辑，使该第一，第二及第三译码逻辑于任一时间内只有一个处于作动状态。
该控制逻辑更设计以确保该第一、第二及第三译码逻辑其中之一处于作动状态并执行译码动作时，其余的译码逻辑维持低耗电的休眠状态。
一种具有低功率译码电路的处理器，其包含有复数个译码器，其中每一个译码器所设计以译码的指令与其它译码器所设计以译码的指令均明显不同且不重叠；以及控制逻辑，该控制逻辑是设计以确保该复数个译码器于任一时间内只有一个处于作动状态并进行译码动作，并该唯一的译码器处于作动状态并进行译码动作时，其余的译码器维持于低耗电的休眠状态。
更包含一用以执行已译码指令的执行逻辑。
一种具有低功率译码电路的处理器，其包含有可译码复数个第一类型指令的第一译码器；可译码复数个第二类型指令的第二译码器；及控制逻辑，该控制逻辑是设计以选择性控制该第一及第二译码器，以令该第一译码器进行译码动作时，该第二译码器维持于低耗电的休眠状态。
该控制逻辑设计以选择性控制该第一及第二译码器，使该第二译码器进行译码动作时，该第一译码器维持于低耗电的休眠状态。
在本发明中所揭露的处理器，其包含可处理复数个包含于第一类型指令集内的指令的第一译码逻辑、可处理复数个包含于第二类型指令集内的指令的第二译码逻辑，以及控制逻辑，其中上述的第一及第二译码逻辑是自处理器内的撷取逻辑处接收加码指令，并上述的控制逻辑是用以选择性控制第一及第二译码逻辑的作动状态，使得第一译码逻辑进行译码动作时，第二译码逻辑维持于低耗电的休眠状态；第二译码逻辑进行译码动作时，第一译码逻辑维持于低耗电的休眠状态。
附图所示为本发明的各种装置构造或方法流程图，将配合说明以详细解释本发明的原理。在附图中图1为先前技艺的处理器译码逻辑的示意方块图；图2为根据本发明之一实施例所建构的可携式电子装置示意方块图；图3为根据本发明的另一实施例所建构的可携式电子装置示意方块图；图4为本发明关于译码逻辑部分之一实施例的特性示意方块图；图5为本发明关于译码逻辑部分的另一实施例的示意方块图；图6为根据本发明之一实施例所建构的执行译码操作的实施方法及其步骤的说明流程图；图7为根据本发明的另一实施例所建构的执行译码操作的实施方法及其步骤的说明流程图。
图号说明10、指令撷取/执行部分 12、撷取逻辑14、译码器15、讯号线16、转译逻辑 18、多工器
20、控制逻辑100、可携式电子装置110、处理器 112、撷取逻辑114、第一译码逻辑 115、讯号总线116、第二译码逻辑 117、执行逻辑120、控制逻辑 121、控制讯号122、控制讯号 125、或门128、多工器 129、多工器130、使用者接 140、显示装置162、第一译码逻辑 164、第二译码逻辑166、第N译码逻辑170、控制逻辑171、控制讯号 172、控制讯号173、控制讯号 182、下拉电阻184、下拉电阻210、撷取逻辑自内存撷取一加码指令212、判断加码指令为第一或第二类型的指令214、将加码指令传送至第一译码逻辑并进行译码216、将加码指令传送至第二译码逻辑并进行译码218、将已译码指令传送至执行逻辑并执行310、撷取逻辑自内存撷取一加码指令312、判断加码指令为第一、第二或是其它类型的指令314、将加码指令传送至第一译码逻辑并进行译码316、将加码指令传送至第二译码逻辑并进行译码318、将加码指令传送至第N译码逻辑并进行译码320、将已译码指令传送至执行逻辑并执行具体实施方式
本发明在此所探讨的方向为一种具有低功率译码电路的处理器。为了能彻底地了解本发明，将在下列的描述中提出详尽的结构组件或步骤。显然地，本发明的施行并未限定于熟习处理器的技艺者所熟习的特殊细节；另一方面，众所周知的组件并未特别详细描述，以避免造成本发明不必要的限制。本发明的较佳实施例会详细描述如下，然而除了这些详细描述之外，本发明还可广泛地施行在其它的实施例中，且本发明的范围不受限定，其以专利范围为准。
参阅图2所示，其为一可携式电子装置100，其包含一根据本发明之一实施例所建构的处理器110，此类电子装置需求的急速成长已是众所周知。大部分此类电子装置是以电池为电源，并包含一使用者接口130(如键盘)及显示装置140(如一平面显示器)。许多电子装置中的显示装置140包含一触感式(touch-sensitive)屏幕，可让使用者由其上直接输个资料。使用者接口130、显示装置140及电子装置100上的其它公知组件，或非本发明相关部分，于此不再赘述。
本发明主要提供一用于处理器中，可处理多类型的指令集的译码逻辑电路。根据本发明之一实施例所建构的一处理器110，其包含传统的用以撷取加码指令的撷取逻辑112，及用以执行加码指令所指定的功能运作的执行逻辑117。此两种组件已为公知组件，故不再赘述。
如图2所示的实施例，处理器110提供可处理两种不同类型的指令集的译码逻辑，举例来说，此译码逻辑可处理32位及16位的指令集。多重指令集的使用常是为了程序设计时的弹性、升级软件的兼容性(accommodation of legacy software)，或是其它的理由。一般来说，32位的指令集可提供较强大或强健的程序代码及程序设计兼容性；16位的指令集适用于较紧凑简洁、且内存需求较少的程序代码。如本领域的技术人员所能理解，其它有关32位及16位指令集于使用上的取舍也是同样适用。
第一译码逻辑114及第二译码逻辑116分别负责译码复数个包含于第一类型指令集的指令及复数个包含于第二类型指令集的指令；撷取逻辑112的输出是直接被输入至第一译码逻辑114及第二译码逻辑116。此实施例重点为控制逻辑120通过控制讯号121及122控制译码逻辑114及116，以令其中一个译码逻辑作动时，另一个译码逻辑维持低耗电的休眠(inactive)状态。此外，与图1中所示的先前技艺不同的是，使用多重译码逻辑的译码电路，于执行译码动作前可省去将指令自指令集类型转译成其它指令集类型的步骤。以译码第二类型指令集内的指令为例，因在执行译码动作前不须先将指令转译成第一指令集类型以便第一译码逻辑114识别，故可提升整体呈现的译码速度。
同时，如图2所示，撷取逻辑112和译码逻辑114及116之间的讯号信道频宽(signal path width)为″n″位，其中，n是为一可变的数字，其通常是2的级数。输入至控制逻辑120的讯号也是经由相同频宽的讯号信道；控制逻辑120的作用是判断所撷取的指令应由第一译码逻辑114或是第二译码逻辑116进行译码。
另一方面，″m″讯号线是译码逻辑114及116的输出。一般来说，m是一个与n相异的整数，用以代表执行逻辑117在执行加码指令时所需的讯号线及控制线号码。此讯号线及控制线号码的执行特征，取决于执行逻辑117的电路形式。本实施例中，自译码逻辑114及116输出的讯号是为一对一的对应关系(1-to-1 correspondence)，且可被一或门(OR logic)125所合并。本实施例中，处于休眠状态的译码逻辑所输出的讯号为逻辑零(logic zero)，因此实际上或门125只将作动的译码逻辑所输出的讯号经由讯号总线(signal bus)115输入至执行逻辑117中。
本领域的技术人员可了解，图2所示实施例的概念可以许多不同的方式加以施行，而本发明则不限于任何特定的施行方式。一施行方式将配合图4加以说明，另一施行方式则将配合图5加以说明。然而，应注意的是其它施行方式的实施例也是可能的。
参阅图3所示，其是为本发明另一实施例的示意方块图。图中撷取逻辑112、执行逻辑117及或门125与图5中所示相同，不再赘述。图3与图2所示实施例主要不同之处在于，图3所示实施例多引入可译码第一及第二类型以外的其它类型指令集的译码逻辑组件。图3中的译码逻辑组件的功能与图2所描述相似，并分别编号为第一译码逻辑162、第二译码逻辑164及第N译码逻辑166。图3所示实施例可较图2所示实施例多处理第一及第二类型以外的其它类型的指令。举例来说，图3所示实施例可译码三种类型的指令，分别为32位的指令、16位的指令及Java指令。由于Java为网际网络上所常用的语言，故此实施例对提供网络接口的应用组件的设计特别有用。
此外，控制逻辑170分别输出171、172及173三种控制讯号以控制译码组件162、164及166。如图3所示，控制逻辑170会判断撷取逻辑112的输出讯号是属于第一译码逻辑162、第二译码逻辑164或第N译码逻辑166所负责的指令类型；控制逻辑170控制这些译码逻辑，以确保没有作动的译码逻辑维持于休眠，低耗电状态。
参阅图4所示，图4为图2所述的选择性控制译码逻辑114及116的施行方式的示意方块图。同样的施行方式也适用于图3中的译码组件162，164及166。于图4中，控制逻辑120输出控制讯号121及122以控制多工器128及129中的选择逻辑(select logic)，并据以令多工器128及129将撷取逻辑112所输出的加码指令传送到相对应的译码逻辑114及116中。多工器128及129是用以将撷取逻辑112所输出的加码指令传送至相对应的译码逻辑114及116，并多工器128及129会对译码逻辑输入无运作(no op)讯号，其中此无运作讯号是发出此讯号的多工器所对应的译码逻辑所无法识别，并此无运作讯号可令此译码逻辑进入休眠状态。在此，可引用CMOS技术，令处于休眠状态的译码逻辑只消耗极少量的电力。
在指令译码的过程中，控制逻辑120会确保撷取逻辑112所输出的指令不会同时通过多工器128及129，也就是在任一时间至少会有一个无运作(no op)讯号被传送到某一多工器及其所对应的译码逻辑。甚至，在某些时间(例如闲置状态(idie status))，多工器128及129会同时发出无运作讯号，也即译码逻辑114及116同时进入休眠状态，并据此达到省电的目的。
参阅图5所示，其为本发明另一实施例的示意方块图。如图4的叙述，达成处理器省电目的之一方式为利用CMOS逻辑于某些工作状态时耗电量极低的特性；相对地，图5为使用非CMOS逻辑的实施例，其中控制讯号(本图标中也称为致能讯号(enable signal))121及122是用以使得译码逻辑114及116两者之一能选择性地运作，且另一失效(disable)，并令失效者进入休眠状态。若此作用过程中译码逻辑114、116浮接(float)或变成三态(go to a tri state)而造成系统不稳，则下拉电阻(pull down resistor)182及184会接到译码逻辑114或116输出的讯号信道(signal path)上。下拉电阻182及184为高阻抗电阻(high impedance resistor)，可限制电流的流过，因此也可限制自电源供应处流出的电流。
在叙述过本发明几个实施例的建构方式与特色之后，参阅图6所示，其为本发明之一实施例以整体观的实施方法流程图。步骤210是为撷取逻辑自内存撷取一加码指令，接着步骤212是为判断所撷取的加码指令为第一或第二类型的指令。步骤214及216是为根据判断的结果将所撷取的加码指令传送至相对应的译码逻辑进行译码动作，最后步骤218是为将译码后的指令传送至执行逻辑进行执行动作。
参阅图7所示，其为本发明另一实施例以整体观的实施方法流程图。步骤310是为撷取逻辑自内存撷取一加码指令，接着步骤312是为判断所撷取的加码指令为第一类型，第二类型或是其它类型的指令。步骤314，316及318是为根据判断的结果将所撷取的加码指令传送至相对应的译码逻辑进行译码动作，最后步骤320是为将译码后的指令传送至执行逻辑进行执行动作。
以上所提出的实施例并非为涵盖所有(be exhaustive)本发明的施行方式或限定本发明于任何精确形式。于以上所示的实施例中作明显的修改及变化是可能的。因此，以上所示仅为挑选出的最适于解释本发明的重要原理及其应用方式，以令熟习此领域者得以根据不同的需求加以变化或修改，并据以达到最初的发明动机的实施例，而本发明本身则可具有许多不同的修改及变化。
上述的修改及变化皆包含于本发明于的权利请求项中所定义且合理(fairly)、合法(legally)赋予的专利范围与其所延伸的名称(entitle)的范围内。
如上所述，本发明是依据处理器中撷取逻辑所撷取的指令的类型以明确划分处理器内译码组件的作动状态，并令非处于作动状态的译码组件维持于低耗电的休眠状态以降低译码逻辑整体的耗电量，并据此以达到低功率的目的。
显然地，根据以上实施例中的描述，本发明可能有许多的修正与差异，因此需要在其附加的权利要求项的范围内加以理解，除了上述详细的描述外，本发明还可以广泛地在其它的实施例中施行。上述仅为本发明较佳实施例而已，并非用以限定本发明的申请专利范围，凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述申请专利范围内。
权利要求
1.一种具有低功率译码电路的处理器，其特征在于，其包含有用以撷取加码指令的撷取逻辑；第一译码逻辑，该第一译码逻辑是用以译码复数个包含于第一类型指令集内的加码指令，该第一译码逻辑的输入是该撷取逻辑所输出的加码指令；第二译码逻辑，该第二译码逻辑是用以译码复数个包含于第二类型指令集内的加码指令，该第二译码逻辑的输入是该撷取逻辑所输出的加码指令；以及控制逻辑，该控制逻辑是用以选择性控制该第一及第二译码逻辑，以令该第一译码逻辑进行译码动作时，该第二译码逻辑维持于低耗电的休眠状态；该第二译码逻辑进行译码动作时，该第一译码逻辑维持于低耗电的休眠状态。
2.如权利要求1所述的具有低功率译码电路的处理器，其特征在于该第二类型指令集内的指令与第一类型指令集内的指令皆不相同。
3.如权利要求1所述的具有低功率译码电路的处理器，其特征在于，更包含一执行逻辑，该执行逻辑是用以执行该第一及第二译码逻辑所译码完成的指令。
4.如权利要求1所述的具有低功率译码电路的处理器，其特征在于该控制逻辑对该撷取逻辑所输出的加码指令做出响应，且该控制逻辑是设计以确保该第一及第二译码逻辑于任一时间内只有一个处于作动状态。
5.如权利要求1所述的具有低功率译码电路的处理器，其特征在于，更包含一第三译码逻辑，该第三译码逻辑是用以译码复数个包含于第三类型指令集内的加码指令，且该第三译码逻辑的输入是该撷取逻辑所输出的加码指令。
6.如权利要求5所述的具有低功率译码电路的处理器，其特征在于该控制逻辑更设计以选择性控制该第一，第二及第三译码逻辑，使该第一，第二及第三译码逻辑于任一时间内只有一个处于作动状态。
7.如权利要求6所述的具有低功率译码电路的处理器，其特征在于该控制逻辑更设计以确保该第一、第二及第三译码逻辑其中之一处于作动状态并执行译码动作时，其余的译码逻辑维持低耗电的休眠状态。
8.一种具有低功率译码电路的处理器，其特征在于，其包含有复数个译码器，其中每一个译码器所设计以译码的指令与其它译码器所设计以译码的指令均明显不同且不重叠；以及控制逻辑，该控制逻辑是设计以确保该复数个译码器于任一时间内只有一个处于作动状态并进行译码动作，并该唯一的译码器处于作动状态并进行译码动作时，其余的译码器维持于低耗电的休眠状态。
9.如权利要求8所述的具有低功率译码电路的处理器，其特征在于，更包含一用以执行已译码指令的执行逻辑。
10.一种具有低功率译码电路的处理器，其特征在于，其包含有可译码复数个第一类型指令的第一译码器；可译码复数个第二类型指令的第二译码器；及控制逻辑，该控制逻辑是设计以选择性控制该第一及第二译码器，以令该第一译码器进行译码动作时，该第二译码器维持于低耗电的休眠状态。
11.如权利要求10所述的具有低功率译码电路的处理器，其特征在于，该控制逻辑设计以选择性控制该第一及第二译码器，使该第二译码器进行译码动作时，该第一译码器维持于低耗电的休眠状态。
全文摘要
本发明涉及一种具有低功率译码电路的处理器，其包含可处理复数个包含于第一类型指令集内指令的第一译码逻辑、可处理复数个包含于第二类型指令集内指令的第二译码逻辑，以及控制逻辑，其中上述的第一及第二译码逻辑是自处理器内的撷取逻辑处接收加码指令，并上述的控制逻辑是用以选择性控制第一及第二译码逻辑的作动状态，使得第一译码逻辑进行译码动作时，第二译码逻辑维持于低耗电的休眠状态；第二译码逻辑进行译码动作时，第一译码逻辑维持于低耗电的休眠状态。
文档编号G06F1/32GK1514328SQ20031011733
公开日2004年7月21日 申请日期2003年12月10日 优先权日2003年4月3日
发明者查里·谢勒, 查里 谢勒 申请人:威盛电子股份有限公司