专利名称：信息处理装置、存储器、信息处理方法以及程序的制作方法
技术领域：
本发明涉及其中向存储器中写入/从存储器中读取数据的信息处理装置，特别是涉及其中共享同一信号线来传输地址信号、数据信号以及控制信号的信息处理装置。
背景技术：
在例如个人计算机和数字电视机这样的的家庭音频—视频设备中，同步动态随机存取存储器(SDRAM)用作为主存储器装置。
包括在家庭音频—视频设备中的CPU具有达到比SDRAM更高的传送速率的高速缓存存储器。CPU从SDRAM中读取数据，并在使用读取的数据前将其存储在高速缓存存储器中。
这里，当高速缓存存储器从SDRAM请求数据时，它从SDRAM中附加地读取分布在被请求数据附近的数据，并在其中存储附加读取的数据。从而，有更高的机会，在该请求之后被要求的数据也存储在高速缓存存储器中。(参见非专利文件1)被请求的数据和附加读取的数据共同组成一个块。
SDRAM允许环绕式的地址使得能够以块为单位执行数据读取。
家用音频视频设备也包括起存储控制部件作用的LSI。LSI通过用于传输数据信号的数据总线、用于传输地址信号的地址总线、以及用于传输控制信号(CLK、RAS、CAS、CS、WE、CKE和DQM)的控制总线来控制SDRAM。
数据总线的数量和地址总线的数量分别按照要向SDRAM中写入/从SDRAM中读取的数据的位数和地址的位数成比例地增长。
大容量存储器的最新发展引起数据的位数和地址的位数的增长，因此增加了数据总线和地址总线的数量。
这就造成了下面的问题，更多的总线需要LSI中更多的端子来传送数据和地址，也就增大了LSI封装的尺寸。结果，增加了LSI的制造成本。
为了解决上面提到的问题，开发出一种信息处理装置，其中通过共享起到数据总线、地址总线等作用的同一个总线来控制SDRAM。(参见专利文件1)然而，在JP2000-267985中公开的共享同一个总线的信息处理装置不能够利用SDRAM的环绕式功能。因此，该信息处理装置不能够执行信息处理并同时维持存储在高速缓存存储器中的数据和存储在SDRAM中的数据之间的一致性。
考虑到以上的问题，本发明的目的是提供一种有用的信息处理装置，它具有有较小数量的用于信号输入/输出的端子的存储器控制部件，并且其中执行信息处理同时维持存储在高速缓存存储器中的数据和存储在存储部件中的数据之间的一致性。
专利文件1未审查的日本专利申请公开2000-267985非专利文件1How Microprocessors Work(Irasuto de yomu microprocessornyuumon)，Gregg Wyant和Tucker Hammerstrom，Impress Corporation，1995，78-79页发明内容本发明是一种信息处理装置，它包括具有预定的脉冲串长度并且可采用环绕式的方法来向/从存储块传送块数据的存储部件，以及通过用于地址传送和数据传送的总线连接到存储部件的存储器控制部件，其中该存储块是由存储部件中的多个连续的存储单元构成的，并具有和预定的脉冲串长度相等的长度，并且其中，该存储控制部件包括输出子部件，其用于当向/从存储块的块数据传送开始于向/从存储块中的中间存储单元的数据传送时，输出第一命令和第二命令，该中间存储单元是在存储块中不同于起始存储单元的存储单元，该第一命令指示存储部件向/从存储块中的多个存储单元的每一个传送数据，除了正好在中间存储单元之前的存储单元之外，第二命令是当自第一命令的输出经过了预定时间之后输出的，它指示存储器向/从存储块中正好在中间存储单元之前的存储单元传送数据，并且该存储部件根据第一命令和第二命令来传送块数据。
根据这种结构，存储控制部件中用于信号输入/输出的端子数量可以缩减，而且可以在维持存储在高速缓存存储器中的数据和存储在存储部件中的数据之间的一致性的同时执行信息处理。
这里，存储部件可以是SDRAM。
根据这种结构，存储控制部件中用于信号输入/输出的端子数量可以缩减，而且可以在维持存储在高速缓存存储器中的数据和存储在SDRAM中的数据之间的一致性的同时执行信息处理。
这里，第一命令可以包括写指令和指示正好在中间存储单元之前的存储单元的地址，第二命令可以包括写指令和指示在中间存储单元之前两个存储单元的存储单元的地址。
根据这种结构，存储控制部件中用于信号输入/输出的端子数量可以缩减，数据以环绕式的方法写入存储部件，而且可以在维持存储在高速缓存存储器中的数据和存储在存储部件中的数据之间一致性的同时执行信息处理。
这里，第一命令可以包括读指令和指示中间存储单元的地址，第二命令可以包括读指令和指示正好在中间存储单元之前的存储单元的地址。
根据这种结构，存储控制部件中用于信号输入/输出的端子数量可以缩减，数据以环绕式的方法从存储部件中读取，而且可以在维持存储在高速缓存存储器中的数据和存储在存储部件中的数据之间一致性的同时执行信息处理。
这里，本发明可以是信息处理装置，包括存储部件，其具有大于存储块的块长度的脉冲串长度并且可以向/从存储块传送块数据的，其中该存储块是由存储部件中的多个连续的存储单元构成的；存储控制部件，通过用于地址传送和数据传送的总线连接到存储部件；高速缓存部件，可用来请求存储控制部件向/从存储部件传送块数据；写部件，用于(i)从高速缓存部件接收指示存储块中的中间存储器单元的地址、块数据和写请求，该中间存储单元是存储块中不同于起始存储单元的存储单元，以及(ii)以从存储块中的起始存储单元到最后存储单元的顺序，将数据存储到存储部件中存储块中的多个存储单元中的每一个，以及读部件，它用于(a)从高速缓存部件接收指示存储块中的中间存储单元的地址，以及读请求，(b)以从起始存储单元到最后存储单元的顺序，从存储部件中存储块中的多个存储单元中的每一个读取数据，以及(c)使用环绕式的方法，从读取自中间存储单元的数据开始到读取自正好在中间存储单元之前的存储单元的数据结束，将读取的数据发送到高速缓存部件。
根据这种结构，存储控制部件中用于信号输入/输出的端子数量可以缩减，并且可以在维持存储在高速缓存存储器中的数据和存储在存储部件中的数据之间一致性的同时执行信息处理。
这里，存储器可以是SDRAM，而该信息处理装置可以包括写部件，该写部件可以用来(i)从高速缓存部件接收指示存储块中的中间存储器单元的地址、块数据和写请求，该中间存储单元是存储块中不同于起始存储单元的存储单元，以及(ii)以从存储块中起始存储单元到最后存储单元的顺序，将数据存储到存储部件中存储块中的多个存储单元中的每一个；还包括读部件，可以用来(a)从高速缓存部件接收指示存储块中的中间存储器单元的地址，以及读请求，(b)以从起始存储单元到最后存储单元的顺序，从存储部件中存储块中的多个存储单元中的每一个读取数据，以及(c)使用环绕式的方法，从读取自中间存储单元的数据开始到读取自正好在中间存储单元之前的存储单元的数据结束，将读取的数据发送到高速缓存部件。
根据这种结构，存储控制部件中用于信号输入/输出的端子数量可以缩减，并且可以在维持存储在高速缓存存储器中的数据和存储在SDRAM中的数据之间一致性的同时执行信息处理。
这里，本发明可以是根据输入其的信号来存储数据的存储器，该信号包括如时钟的控制信号、地址信号和数据信号，该存储器包括可以用来传送信号的传输部件；可以用来检测时钟信号边沿的检测部件；由其中每一个具有分派的地址的多个存储单元构成的存储单元组；地址存储部件，可用于(i)当检测部件检测到预定时序上的时钟边沿时，检索地址信号，以及(ii)在其中存储检索到的地址作为写入地址；地址增加部件，可用于在预定时序上的边沿检测之后检测到边沿后，但在下一个边沿被检测到之前，递增写地址；数据存储部件，可用于在检测部件检测到预定时序上的边沿之后，在每次检测部件检测到时钟边沿时检索数据信号；以及控制部件，可用于执行控制，以便于每次数据存储部件检索到数据信号时，该检索到的数据信号被写入到由地址存储部件中存储的写地址指示的存储单元中。
根据这种结构，该存储控制部件不需要执行地址递减操作，并且存储控制部件中用于信号输入/输出的端子数量可以缩减。
这里，传输部件可以包括一个信号输入/输出端子，用于地址信号、数据信号和控制信号中的两个，一次将这两个信号中的一个输入到信号输入/输出端子，以及连接到两个部件的信号线，这两个部件是从以下部件中选出的(i)地址存储部件，存储指示要将数据信号写入的存储单元的写地址，(ii)数据存储部件，存储将要被写入存储单元的数据信号，以及(iii)控制部件，控制数据信号的写入，以便于选中的两个部件对应于输入到信号输入/输输出端子的两个信号。
根据这种结构，存储器和存储控制部件中用于信号输入/输出的端子数量可以缩减，并且可以在维持存储在高速缓存存储器中的数据和存储在存储器中的数据之间一致性的同时执行信息处理。
这里，该存储器可以是SDRAM，并且可以包括可以用来传送信号的传输部件；可以用来检测时钟边沿的检测部件；由其中每一个具有分派的地址的多个存储单元构成的存储单元组；地址存储部件，可用于(i)当检测部件检测到预定时序上的时钟边沿时，检索地址信号，以及(ii)在其中存储检索到的地址信号作为写地址；地址增加部件，可用于在预定时序上的边沿检测之后检测到边沿后，但在下一个边沿被检测到之前，递增写地址；数据存储部件，可用于在检测部件检测到预定时序上的边沿之后，在每次检测部件检测到时钟边沿时检索数据信号；以及控制部件，可用于执行控制，以便于每次数据存储部件检索到数据信号时，该检索到的数据信号被写入到由地址存储部件中存储的写地址指示的存储单元中。
根据这种结构，SDRAM和存储控制部件中用于信号输入/输出的端子数量可以缩减，并且可以在维持存储在高速缓存存储器中的数据和存储在SDRAM中的数据之间一致性的同时执行信息处理。
这里，本发明可以是通过用于地址传送和数据传送的总线来用于向/从存储器传送数据的信息处理方法，该存储器根据命令进行工作，具有预定的脉冲串长度，并且通过环绕式的方法向/从存储块传送块数据，其中该存储块是由存储器中的多个存储单元构成的，并具有和预定的脉冲串长度相等的长度，该信息处理方法包括第一输出步骤，在向/从存储块的块数据传送开始于向/从存储块中的中间存储单元的数据传送时，该中间存储单元是存储块中不同于起始存储单元的存储单元，输出第一命令以指示存储器向/从存储块中的多个存储单元中的每一个传送数据，而除了正好在中间存储单元之前的存储单元以外；以及第二输出步骤，当自第一命令的输出经过了预定的时间之后，输出第二命令，来指示存储器向/从存储块中正好在中间存储单元之前的存储单元传送数据。
根据这种结构，存用于信号输入/输出的端子的数量可以缩减，并且可以在维持存储在高速缓存存储器中的数据和存储在存储器中的数据之间一致性的同时执行信息处理。
这里，本发明可以是用在通过用于地址传送和数据传送的总线来向/从存储器传送数据的信息处理装置中的程序，该存储器根据命令进行工作，具有预定的脉冲串长度，并且通过环绕式的方法向/从存储块传送块数据，其中该存储块是由存储器中的多个存储单元构成的，并具有和预定的脉冲串长度相等的长度，该程序包括第一输出步骤，在向/从存储块的块数据传送开始于向/从存储块中的中间存储单元的数据传送时，该中间存储单元是存储块中不同于起始存储单元的存储单元，输出第一命令以指示存储器向/从存储块中的多个存储单元中的每一个传送数据，而除了正好在中间存储单元之前的存储单元以外；以及第二输出步骤，当自第一命令的输出经过了预定的时间之后，输出第二命令，来指示存储器向/从存储块中正好在中间存储单元之前的存储单元传送数据。
根据这种结构，用于信号输入/输出的端子的数量可以缩减，并且可以在维持存储在高速缓存存储器中的数据和存储在存储器中的数据之间一致性的同时执行信息处理。
根据接下来结合了示出本发明具体实施例的附图的描述，本发明的这些和/或其它的方面的目的、优点和特征将更加显而易见。
在图中图1示出了本发明的信息处理装置的结构；图2示出了存储控制部件响应来自CPU的请求向SDRAM写入的写数据的结构；图3示出了在SDRAM中用于存储数据的存储区的一部分；图4是示出存储控制部件的结构的框图；图5是当存储控制部件从SDRAM读取数据时，在存储控制部件和SDRAM之间传输的信号的时序图；图6是当存储控制部件将数据写入SDRAM时，在存储控制部件和SDRAM之间传输的信号的时序图；图7示出了存储控制部件的结构；图8是当存储控制部件从SDRAM读取数据时，在存储控制部件和SDRAM之间传输的信号的时序图；图9是当存储控制部件将数据写入SDRAM时，在存储控制部件和SDRAM之间传输的信号的时序图；
图10示出了使用存储部件的信息处理装置的结构；图11是示出存储部件的结构的框图；图12简要示出了存储单元阵列的结构；图13是当存储控制部件将数据写入存储部件时，在存储控制部件和存储部件之间传输的信号的时序图；以及图14是当存储控制部件从存储部件读取数据时，在存储控制部件和存储部件之间传输的信号的时序图。
具体实施例方式
1.第一实施例1.1结构图1示出了涉及本发明第一实施例的信息收理装置1的结构。
存储控制部件10通过总线电连接到CPU 30。
具体地说，存储控制部件10是LSI以控制SDRAM 20。
如图1所示，存储控制部件10通过信号线电连接到SDRAM 20，其中该信号线传输选自地址信号、数据信号和控制信号中的一种或两种信号。
存储控制部件10向/从SDRAM 20发送/接收14位地址。图1中示出了诸如A(13:0)这样的从A13至A0的14位地址。
相似地，存储控制部件10向/从SDRAM 20发送/接收16位数据。示出了诸如D(13:0)、D(14)和D(15)这样的从D15至D0的16位数据。
存储控制部件10向/从SDRAM 20以相等于一个字的16位为单位发送/接收数据。
控制信号包括RAS、CAS、CKE、WE、CS、DQM和CLK。这些信号由SDRAM的控制规范来定义，因此这里不作详细说明。
SDRAM 20具有多个存储单元，其每个都存储一个字的数据。
每一个存储单元由一对14位的行地址和14位的列地址来标识。
在第一实施例中，假定存储控制部件10向/从行地址为0的存储单元写入/读取数据。
为了生成由SDRAM控制规范定义的命令，基于控制规范，存储控制部件10将RAS、CAS、CKE、WE、CS、DQM和CLK与CLK同步地保持高或低。
例如，存储控制部件10保持CS、CAS和WE为低、并保持RAS为高，以生成指示SDRAM 20执行写操作的写命令。
根据第一实施例，为了控制SDRAM 20，存储控制部件10使用由SDRAM控制规范定义的有效命令、读命令、写命令以及脉冲串停止命令。
CPU 30请求存储控制部件10以由四个字构成的块数据为单位执行数据读取和写入操作。
存储控制部件10根据来自CPU 30的指令，请求SDRAM 20以由四个字构成的块数据为单位发送/接收数据。
图2示出了存储控制部件10响应来自CPU 30的请求向SDRAM 20写入的写数据的结构。
写数据是包括写数据202、写数据203、写数据204和写数据201的块数据。写数据202、203、204和201分别等于一个字。
图3示出了在SDRAM 20中用于存储数据的存储区的一部分。
这里，假定图3中的存储区的行地址为0。
存储区是由多个存储单元构成的，每个存储单元都存储一个字的数据。每一个存储单元都有0x0000至0x3FFF其中之一的分派的列地址。
存储块305是由存储单元301至304构成的。从0x0A00至0x0A03的列地址被分别分配给存储单元301至304。
这里，上述的以0x开始的数值是十六进制数。例如，0x0A00是16进制的0A00。
在存储块中，具有最小列地址的存储单元和具有最大列地址的存储单元分别称为块开始单元和块结束单元。
块开始单元的地址称为块开始地址，而块结束单元的地址称为块结束地址。
块开始地址的十六进制列地址的最低位数字可被四除尽，例如0x0A00和0x0A04。
在存储块305中，块开始单元是存储单元301，而块结束单元是存储单元304。
假定SDRAM 20以脉冲串传递的模式工作，并具有设置为四的脉冲串长度，该长度与存储块中字的数目相等。
SDRAM 20具有为2的CAS等待时间。
SDRAM 20具有允许在向/从块结束单元的数据输入/输出之后执行向/从块开始单元的数据输入/输出的环绕式功能。
例如，SDRAM 20从存储控制部件10接收有效命令和行地址。然后，SDRAM 20接收写命令、在此为存储单元302的列地址的列地址，以及写数据202、写数据203、写数据204和写数据201。这里，SDRAM 20将写数据202写入存储单元302，将写数据203写入存储单元303，将写数据204写入存储单元304，也就是块结束单元。在这之后，SDRAM 20使用环绕式方法将写数据201写入到存储单元301，也就是块开始单元。
1.1.1存储控制部件10图4是示出了存储控制部件10的结构的框图。
(CAS等待时间存储部件101)CAS等待时间存储部件101预先存储与SDRAM 20的规范相关的CAS等待时间。
CAS等待时间存储部件101将数值2存储作为SDRAM 20的CAS等待时间。
(块长度存储部件102)块长度存储部件102预先存储在SDRAM 20中定义的脉冲串长度作为块长度。
块长度存储部件102将数值4存储作为块长度，其中4是SDRAM 20定义的脉冲串长度。
(时钟产生部件103)时钟产生部件103生成提供给SDRAM 20的时钟信号。
SDRAM 20检查输入信号在时钟信号的上升沿处保持为高还是低，并对应于检查的结果执行操作。
(地址缓冲部件104)地址缓冲部件104从CPU 30接收起始行地址和起始列地址，并将其存储在其中。起始行地址和起始列地址是指示数据输入/输出从其开始的存储单元的一对行地址和列地址。
地址缓冲部件104将起始列地址发送列第一列地址产生部件105和第二地址产生部件106。
(第一列地址产生部件105)如果从地址缓冲部件104接收到的起始列地址是块开始地址，那么第一列地址产生部件105将块结束地址设置为第一列地址。如果不是，那么第一列地址产生部件105将从地址缓冲部件104接收到的起始列地址减去1，然后将该减法所得的地址设置为第一列地址。
(第二列地产生部件106)如果第一列地址是块开始地址，那么第二列地址产生部件106将块结束地址设置为第二列地址。如果不是，那么第二列地址产生部件106将第一列地址减去1，并将该减法所得的地址设置为第二列地址。
(写数据缓冲部件107)写数据缓冲部件107存储从CPU 30接收到的写数据。
(读数据缓冲部件108)读数据缓冲部件108存储从SDRAM 20接收到的读数据。
(选择器109)选择器109根据从控制部件110(随后提到)接收到的选择指令，从输入到其中的多个信号组中选择出要输出的信号组。
选择指令是由从1至5中选择出来的值来表示的。
接收到选择指令1，选择器109将总线131和总线132与总线122连接。总线122是由16根信号线组成的，总线131是由两根信号线组成的，而总线132则是由14根信号线组成的。
接收到选择指令2，选择器109将总线131和总线133与总线122连接。
接收到选择指令3，选择器109将总线131和总线134与总线122连接。
接收到选择指令4，选择器109将总线135与总线122连接。
接收到选择指令5，选择器109将总线136与总线122连接。
(控制部件110)控制部件110从CPU 30接收写请求或读请求。写请求指示数据输入到SDRAM20，而读请求指示数据从SDRAM 20输出。
控制部件110根据从CPU 30接收到的请求从/向SDRAM 20读/写数据。
控制部件110利用控制信号产生有效命令、写命令、读命令和脉冲串停止命令，以将这些命令发送到SDRAM 20。
另外，控制部件110发送选择指令给选择器109，以便于选择将通过总线122传输的信号组。
(总线121)总线121是由分别用来传输信号CS、WE、CKE、DQM和CLK的五根信号线组成的信号线组。
(总线122)总线122是由16根信号组成的。
(总线131)总线131是由分别用来传输信号RAS和CAS的两根信号线组成的信号线组。
(总线132)总线132是由14根信号线组成的信号线组，以便并行地传输从地址缓冲器装置104中输出的14位行地址和14位列地址中的一个。
(总线133)总线133是由14根信号线组成的信号线组，以便并行地传输从第一列地址产生装置105中输出的14位第一列地址。
(总线134)总线134是由14根信号线组成的信号线组，以便并行地传输从第二列地址产生装置106中输出的14位第二列地址的。
(总线135)总线135是由16根信号线组成的信号线组，以便行地传输从写数据缓冲器装置107中输出的16位写数据。
(总线136)总线136是由16根信号线组成的信号线组，以便并行地将从SDRAM 20中输出的16位读数据传输到读数据缓冲装置108。
1.2.操作1.2.1读操作图5是当存储控制部件10从SDRAM 20读取数据的时候，在存储控制部件10和SDRAM 20之间传输的信号的时序图。
在图5中，参考标记T01至T20每个都指示了产生CLK的上升沿或是下降沿处的时序。
(在T01之前)CPU 30将读请求、和标识从其开始数据读取的存储单元的起始行地址和起始列地址输出到存储控制部件10。
这里，假定起始行地址0，起始列地址0x0A01输入到存储控制部件10。
控制部件110接收来自CPU 30的读请求。
地址缓冲部件104接收并在其中存储起始行地址和起始列地址。
地址缓冲部件104将起始列地址发送到第一列地址产生部件105和第二列地址产生部件106。
第一列地址产生部件105基于接收到的起始列地址0x0A01，生成第一列地址0x0A00。
第二列地址产生部件106基于接收到的起始列地址0x0A01，生成第二列地址0x0A03。
这里，由于存储控制部件10不要求第二列地址从SDRAM 20中读取数据，因此第二列地址产生部件105可以不产生第二列地址来执行读操作。
(T01，T01和T02之间)控制部件110发送选择指令1到选择器109。
选择器109根据选择指令将总线131和132与总线122连接。
地址缓冲部件104根据来自控制部件110的指令，将起始行地址输出到总线132。
控制部件110保持CKE和DQM为高。
控制部件110保持CAS和WE为高，CS和RAS为低，来生成有效命令。
(T02，T02和T03之间)在时刻T02，SDRAM 20接收有效命令和起始行地址。
(T03，T03和T05之间)在时刻T03，控制部件110保持CS为高。
(T05，T05和T06之间)地址缓冲部件104根据来自控制部件110的指令，将起始列地址输出到总线132。
在时刻T05，控制部件110保持DQM为低。
在时刻T05，控制部件110保持CS和CAS为低，RAS和WE为高，来生成读命令。
(T06，T06和T07之间)在时刻T06，SDRAM 20接收读命令和起始列地址。
(T07)
控制部件110保持CS和CAS为高。
(T07和T09之间，T09)控制部件110发送选择指令5到选择器109。
选择器109根据选择指令将总线136与总线122连接。
(T09和T11之间)SDRAM 20将存储在存储单元302中的读数据312输出到总线122，其由起始列地址标识。
读数据缓冲部件108接收读数据312，并将其发送到CPU 30。
(T11)控制部件110保持DQM为高。
(T11和T13之间)SDRAM 20将存储在存储单元303中的读数据313输出到总线122。
在时刻T12，读数据缓冲部件108接收读数据313，并将其发送到CPU 30。
由于DQM在时刻T12保持为高，因此SDRAM 20判断在时刻T16后不需要输出数据。这是因为CAS等待时间为2，而时刻T16对应于时刻T12后时钟信号的第二个上升沿。
(T13，T13和T15之间)SDRAM 20将存储在存储单元304中的读数据314输出到总线122。
在时刻T14，读数据缓冲部件108接收读数据314，并将其发送到CPU 30。
(T15，T15和T16之间)控制部件110发送选择指令2到造择器109。
选择器109将总线131和133与总线122连接。
控制部件110保持DQM为低。
控制部件110保持CS和CAS为低，RAS和WE为高，来生成读命令。
第一列地址产生部件105根据来自控制部件110的指令，将第一列地址输出到总线133。
(T16，T16和T17之间)在时刻T16，SDRAM 20接收读命令和第一列地址。
由于DQM在时刻T16保持为低，因此SDRAM 20判断在时刻T20之后需要输出数据。这是因为CAS等待时间为2，而时刻T20对应于时刻T16后时钟信号的第二个上升沿。
(T17)控制部件110保持DQM为高。
控制部件保持CS和WE为低，RAS和CAS为高，来生成脉冲串停止命令。
(T17和T19之间)在时刻T18，SDRAM 20接收脉冲串停止命令。
控制部件110维持控制信号的现状。
控制部件110发送选择指令5到选择器109。
选择器109将总线136与总线122连接。
(T19，T19和T20之间，T20)SDRAM 20将存储在存储单元301中的读数据311输出到总线122，其是用环绕式方法选择的。
在时刻T20，读数据缓冲部件108接收读数据311，并将其发送到CPU 30。
1.2.2写操作图6是当存储控制部件10将数据写入SDRAM 20时，在存储控制部件10和SDRAM 20之间传输的信号的时序图。
(在T31之前)CPU 30将写请求、用于标识从其开始数据写入的存储单元的起始行地址和起始列地址、以及要写入SDRAM 20的写数据202、203、204和201发送到存储控制部件10。
这里，假定起始行地址0和起始列地址0x0A01被输入存储控制部件10。
控制部件110从CPU 30接收写请求。
地址缓冲部件104接收并在其中存储起始行地址和起始列地址。
地址缓冲部件104将起始列地址发送到第一列地址产生部件105和第二列地址产生部件106。
第一列地址产生部件105基于接收到的起始列地址，生成第一列地址0x0A00第二列地址产生部件106基于接收到的起始列地址，生成第二列地址0x0A03。
(T31，T31和T32之间)控制部件110发送选择指令1到选择器109。
选择器109接收选择指令，并将总线131和132与总线122连接。
地址缓冲部件104根据来自控制部件110的指令，将起始行地址输出到总线132。
控制部件110保持CKE和DQM为高。
控制部件110保持CAS和WE为高，CS和RAS为低，来生成有效命令。
(T32，T32和T33之间)在时刻T32时，SDRAM 20接收有效命令。
(T33)控制部件110保持CS为高。
(T33和T35之间)控制部件110发送选择指令2到选择器109。
选择器109将总线131和133与总线122连接。
(T35，T35和T36之间)第一列地址产生部件105响应来自控制部件110的指令，将第一列地址输出到总线133。
在时刻T35，控制部件110保持DQM为高。
在时刻T35，控制部件110保持CS、CAS和WE为低，RAS为高，来生成写命令。
(T36，T36和T37之间)在时刻T36，SDRAM 20接收写命令和第一列地址。
由于DQM在时刻T36保持为高，因此SDRAM 20判断信号D(15:0)为无效。因此，SDRAM 20不将数据写入到存储单元301，其由第一列地址标识。
在时刻T36和时刻T37之间，控制部件110发送选择指令4到选择器109。
选择器109将总线135与总线122连接。
(T37)控制部件110保持CS和CAS为高。
控制部件110保持DQM为低。
(T37和T39之间)写数据缓冲部件107根据来自控制部件110的指令将写数据202输出到总线135。
在时刻T38，SDRAM 20将写数据202写入到存储单元302，其地址接着存储单元301的地址。
(T39，T39和T41之间)写数据缓冲部件107根据来自控制部件110的指令，将写数据203输出到总线135。
在时刻T40，SDRAM 20将写数据203写入到存储单元303，其地址接着存储单元302的地址。
(T41，T41和T43之间)写数据缓冲部件107根据来自控制部件110的指令，将写数据204发送到总线135。
在时刻T42，SDRAM 20将写数据204写入到存储单元304，其地址接着存储单元303的地址。
(T43)控制部件保持DQM为高。
控制部件110保持CS、CAS和WE为低，RAS为高，来生成写命令。
(T43和T44之间)控制部件110发送选择指令3到选择器109。
选择器109将总线131和134与总线122连接。
第二列地址产生部件106根据来自控制部件110的指令，将第二列地址输出到总线134。
(T44，T44和T45之间)在时刻T44，SDRAM 20接收写命令和第二列地址。
由于DQM在时刻T44保持为高，因此SDRAM 20不向由第二列地址标识的存储单元304写入数据。
(T45)控制部件110保持CS为高。
控制部件110保持DQM为低。
(T45和T46之间)控制部件110发送选择指令4到选择器109。
选择器109将总线135与总线122连接。
写数据缓冲部件107根据来自控制部件110的指令，将写数据201输出到总线135。
(T46，T46和T47之间)在时刻T46，SDRAM 20将写数据201写入到存储单元301。存储单元301的地址以环绕式的方法接着存储单元304的地址。
(T47)控制部件110保持DQM为高。
控制部件110保持CS和WE为低，RAS和CAS为高，来生成脉冲串停止命令。
(T47和T48之间，T48)在时刻T48，SDRAM 20接收脉冲串停止命令。
2.第二实施例2.1结构除了替换图1中所示的存储控制部件10的存储控制部件50之外，涉及第二实施例的信息处理部件2和信息处理部件1是一样的。
CPU 30发送和在第一实施例中从CPU 30发送到存储控制部件10的数据写和读请求相同的数据写和读请求到存储控制部件50。
SDRAM 20的脉冲串长度设置为等于最小可能长度的值，该长度允许写入和读取大小等于(块长度+1)的数据。
SDRAM 20定义脉冲串长度为2、4或8，其为2的n次幂。
在第二实施例中，由于块长度被设为四，所以SDRAM 20中的脉冲串长度就设为八。
2.1.1存储控制部件50图7示出了存储控制部件50的结构。
(地址缓冲部件501)地址缓冲部件501从CPU 30接收起始行地址和起始列地址，并保存它们。一对起始行地址和起始列地址指示数据输入/输出从其开始的存储单元。
地址缓冲部件501发送起始列地址到偏移控制部件502(随后描述)。
(偏移控制部件502)偏移控制部件502从地址缓冲部件501接收起始列地址。
偏移控制部件502基于来自地址缓冲部件501的起始列地址，生成写入列地址或者读取列地址。
更具体地，当CPU 30将写请求发送到存储控制部件50时，偏移控制部件502选择由起始列地址指示的存储单元所属的存储块的块结束地址，作为写入列地址。
当CPU 30发送读请求到存储控制部件50时，偏移控制部件502选择该存储块的块起始地址作为读取列地址。
偏移控制部件502计算偏移值，该值是起始列地址和块起始地址之间的差值。
参考图3中的存储块305来解释偏移值的计算。如果起始列地址为0x0A01，块起始地址为0x0A00，其为存储单元301的列地址。因此，偏移值为1。
(写数据缓冲部件503)写数据缓冲部件503在其中存储从CPU 30输入的写数据。
当发送数据写请求时，CPU 30以规定的顺序发送写数据202、写数据203、写数据204和写数据201到写数据缓冲部件503。
响应来自控制部件506(随后描述)的指令，写数据缓冲部件503通过总线533(随后描述)，按这样的顺序输出写数据201、写数据202、写数据203和写数据204到SDRAM 20。这里，写数据201对应于块起始地址。
(读数据缓冲部件504)读数据缓冲部件504在其中存储从SDRAM 20输入的读数据。
SDRAM 20以规定的顺序输出读数据311、读数据312、读数据313和读数据314到读数据缓冲部件504。
读数据缓冲部件504按该顺序从SDRAM 20接收读数据311、读数据312、读数据313和读数据314。
在从SDRAM 20接收读数据311至314的每一个后，读数据缓冲部件504不立刻地将其一个接一个地输出到CPU 30。而是，只有在读数据缓冲部件504接收到了对应于一个块的所有读数据311至314后，才将读数据311至314从SDRAM 20输出到CPU 30。
如果读数据缓冲部件504从SDRAM 20接收到对应于一个块的读数据311至314，它就响应来自控制部件506的指令，以下面的方式0输出读数据311至314。通过将偏移值加到块起始地址上来重新产生起始列地址。然后，读数据缓冲部件504首先将对应于起始列地址的读数据312输出到总线533，然后按读数据313、读数据314和读数据311这样的顺序来输出。
(选择器505)基于从控制部件506接收到的选择指令，选择器505从输入到其中的多个信号组中选出要输出的信号组。
选择指令是从1到4的值中的一个。
接收到选择指令1，选择器505将总线131和总线531与总线122连接。总线131是由两根信号线组成的，总线531是由14条信号线组成的，以及总线122是由16根信号线组成的。
接收到选择指令2，选择505将总线131和总线532与总线122连接。总线131是由两根信号线组成的，总线532是由14条信号线组成的，以及总线122是由16根信号线组成的。
接收到选择指令3，选择器505将总线533与总线122连接。
接收到选择指令4，选择器505将总线534与总线122连接。
(控制部件506)控制部件506从CPU 30接收向SDRAM 20输入数据的写请求和从SDRAM 20获取数据的读请求。
控制部件506基于从CPU 30接收的请求向/从SDRAM 20写入/读取数据。
控制部件506利用控制信号产生有效命令、写命令、读命令以及脉冲串停止命令，并发送它们到SDRAM 20。
这些有效、写、读和脉冲串停止命令由SDRAM 20的控制规范来定义。
控制部件506发送选择指令给选择器505，以便于选择将通过总线122传输的信号组。
当向SDRAM 20写入数据时，控制部件506要求写数据缓冲部件503从应该向块的起始存储单元写入的数据开始，发送写数据到SDRAM 20。
当从SDRAM20读取数据时，控制部件506要求读数据缓冲部件504从对应于起始列地址的数据开始，发送读数据到CPU 30。
(总线531)总线531是由14根信号线组成的信号线组，以便并行地传输从地址缓冲部件501中输出的14位块结束地址。
(总线532)总线532是由14根信号组成的信号线组，以便并行地传输从偏移控制部件502中输出的14位块起始地址。
(总线533)总线533是由16根信号线组成的信号线组，以便并行地地传输从写数据缓冲部件503中输出的16位写数据。
(总线534)总线534是由16根信号线组成的信号线组，以便并行地传输从SDRAM 20中接收的16位读数据到读数据缓冲部件504。
2.2操作2.2.1读操作图8是当存储控制部件50从SDRAM 20读取数据时，在存储控制部件50和SDRAM 20之间传输的信号的时序图；(在T61之前)CPU 30将读请求、和标识数据读取从其开始的存储单元的起始行地址和起始列地址发送到存储控制部件50。
这里，假定输入了起始行地址0和起始列地址0x0A01。
控制部件506接收来自CPU 30的读请求。
地址缓冲部件501接收并在其中存储起始行地址和起始列地址。
地址缓冲部件501将起始列地址发送到偏移控制部件502。
偏移控制部件502基于接收到的起始列地址产生读取列地址。
这里，读取列地址是0x0A00。
由偏移控制部件502产生的偏移值为1。
(T61，T61和T62之间)控制部件506发送选择指令1到选择器505。
选择器505接收该选择指令，并将总线131和531与总线122连接。
地址缓冲部件501响应于来自控制部件506的指令，将读取行地址输出到总线531。
控制部件506保持CE和DQM为高。
控制部件506保持CAS和WE为高，CS和RAS为低，来生成有效命令。
(T62，T62和T63之间)在时刻T62，SDRAM 20接收有效命令和读取行地址。
(T63，T63和T65之间)在时刻T63，控制部件506保持CS为高。
(T65，T65和T66之间)控制部件506发送选择指令2到选择器505。
选择器505接收该选择指令，并将总线131和532与总线122连接。
偏移控制部件502响应于来自控制部件506的指令将读取列地址输出到总线532。
控制部件506保持DQM为低。
控制部件506保持CS和CAS为低，RAS和WE为高，来生成读命令。
(T66，T66和T67之间)在时刻T66，SDRAM 20接收读命令和读取列地址。
控制部件506维持控制信号的现状。
(T67)控制部件506保持CS和CAS为高。
(T67和T69之间，T69)控制部件506发送选择指令4到选择器505。
选择器505将总线534与总线122连接。
(T69和T71之间)SDRAM 20将存储在由读取列地址标识的存储单元301中的读数据311输出到总线122。
在时刻T70，读数据缓冲部件504接收并在其中存储读数据311。
(T71，T71和T73之间)SDRAM 20将存储在存储单元302中的读数据312输出到总线122。
在时刻T72，读数据缓冲部件504接收并在其中存储读数据312。
(T73)控制部件506保持DQM为高。
(T73和T75之间)SDRAM 20将存储在存储单元303中的读数据313输出到总线122。
在时刻T74，读数据缓冲部件504接收读数据313。
(T75，T75和T77之间)
SDRAM 20将存储在存储单元304中的读数据314输出到总线122。
在时刻T76，读数据缓冲部件504接收读数据314。
(T77，T77之后)由于读数据312已经从通过将偏移值加到块起始地址上而得到的地址所标识的存储单元302中读出，因此读数据缓冲部件504首先将读数据312输出到CU 30。在这之后，读数据缓冲部件504发规定的顺序，将读数据313、读数据314和读数据311输出到CPU 30。
控制部件506产生脉冲串停止命令。
在时刻T77之后，存储控制部件50忽略从SDRAM 20输出的读数据。
2.2.2写操作图9是当存储控制部件50将数据写入SDRAM 20时，在存储控制部件50和SDRAM 20之间传输的信号的时序图。
(在T91之前)CPU 30将写请求、标识数据写从其开始的存储单元的起始行地址和起始列地址、以及由写数据202、写数据203、写数据204和写数据201组成的将要写入的数据输出到存储控制部件50。
控制部件506从CPU 30接收写请求。
地址缓冲部件501接收并在其中存储起始行地址和起始列地址。
地址缓冲部件501将起始列地址发送到偏移控制部件502。
偏移控制部件502基于起始列地址产生偏移值和写入列地址。
这里，偏移值是1，写入列地址是0x0A03。
(T91，T91和T92之间)控制部件506发送选择指令1到选择器505。
选择器505接收该选择指令，并将总线131和531与总线122连接。
地址缓冲部件501响应于来自控制部件506的指令，将起始行地址输出到总线531。
控制部件506保持CKE和DQM为高。
控制部件506保持CAS和WE为高，CS和RAS为低，来产生有效命令。
(T92，T92和T93之间)在时刻T92时，SDRAM 20接收有效命令。
(T93)控制部件506保持CS为高。
(T93和T95之间)控制部件506发送选择指令2到选择器505。
选择器505将总线131和532与总线122连接。
(T95，T95和T96之间)偏移控制部件502响应于来自控制部件506的指令将写入列地址输出到总线532。
在时刻T95，控制部件506保持DQM为高。
在时刻T96，控制部件506保持CS、CAS和WE为低，RAS为高，来产生写命令。
(T96，T96和T97之间)在时刻T96，SDRAM 20接收写命令和写入列地址。
由于DQM在时刻T96保持为高，因此SDRAM 20不将数据写入由写入列地址标识的存储单元304。
在时刻T96和时刻T97之间，控制部件506发送选择指令3到选择器505。
选择器505将总线533与总线122连接。
(T97)控制部件506保持CS和CAS为高。
控制部件506保持DQM为低。
(T97和T99之间)写数据缓冲部件503响应于来自控制部件506的指令将写数据201输出到总线533。
在时刻T98，SDRAM 20将写数据201写入到存储单元301，其中该存储单元301以环绕式方法被判断其地址接着存储单元304的地址。
(T99，T99和T101之间)写数据缓冲部件503响应于来自控制部件506的指令，将写数据202输出到总线533。
在时刻T100，SDRAM 20将写数据202写入到其地址接着存储单元301的地址的存储单元302。
(T101，T101和T103之间)写数据缓冲部件503响应于来自控制部件506的指令，将写数据203输出到总线533。
在时刻T102，SDRAM 20将写数据203写入到其地址接着存储单元302的地址的存储单元303。
(T103，T103和T105之间)写数据缓冲部件503响应于来自控制部件506的指令，将写数据204输出到总线533。
在时刻T104，SDRAM 20将写数据204写入到其地址接着存储单元303的地址的存储单元304。
(T105)控制部件506保持DQM为高。
控制部件506保持CS和WE为低，RAS和CAS为高，来产生脉冲串停止命令。
(T105和T107之间)在时刻T106，SDRAM 20接收脉冲串停止命令。
3.第三实施例3.1.结构图10示出了信息处理装置3的结构，其包括涉及本发明的存储器的第三实施例的存储部件60。
如图10所示，存储部件60通过总线电连接到存储控制部件70。
存储部件60具有图3中所示的存储区。
CPU 30请求存储控制部件70以规定的顺序，分别将写数据202、写数据203、写数据204和写数据201(如图2所示)写入到存储单元302、303、304和301中。
响应于来自CPU 30的请求，存储控制部件70以规定的顺序，分别将写数据202、写数据203、写数据204和写数据201写入到存储单元302、303、304和301中。
此外，CPU 30请求存储控制部件70读取存储在存储单元302、303、304和301中的数据。
响应于来自CPU 30的读请求，存储控制部件70从存储单元302、303、304和301中读取数据，并将读取的数据发送到CPU 30。
更具体地来说，存储器60是SDRAM，存储控制部件70是由逻辑电路等构成的LSI。
在存储器60中，将脉冲串长度设置为四。
图11是示出了存储器60的结构的框图。
如图11所示，DQ0连接到A0，DQ1连接到A1。DQ2至DQ13分别连接到A2至A13。D14连接到RAS，D15连接到CAS。
(地址缓冲器601)地址缓冲器601从定时发生器606(随后描述)接收锁存指令和地址信息。
地址信息是行地址和列地址中的一个。
根据从定时发生器606接收到的锁存指令，地址缓冲器601锁存输入到DQ0至DQ15的信号。
当地址信息是行地址时，地址缓冲器601锁存该行地址，并将锁存的行地址发送到存储单元阵列605(随后描述)。当地址信息是列地址时，地址缓冲器601锁存该列地址，并将锁存的列地址发送到地址增加部件602(随后描述)。
(地址增加部件602)地址增加部件602从地址缓冲器601接收列地址，并将其作为输入/输出地址存储。
从定时发生器606接收到递增指令，地址增加部件602则参照存储在定时发生器606中的脉冲串长度，采用环绕式的方法递增存储在其中的输入/输出地址。
地址增加部件602将递增了的输入/输出地址输出到存储单元阵列605。
(刷新计数器603)刷新计数器603产生要刷新的存储单元的行地址，来执行刷新操作。在这之后，刷新计数器603通知存储单元阵列605该产生的行地址。
(IO缓冲器604)IO缓冲器604从定时发生器606接收锁存指令和操作信号。
操作信号指示读操作和写操作中的一个。
当IO缓冲器604接收到锁存指令时，就执行下面的操作。如果IO缓冲器604接收到指示读操作的操作信号，IO缓冲器604就锁存从储单元阵例605中输出的信号，并将它们发送给DQ0至DQ15。如果IO缓冲器604接收到指示写操作的操作信号，IO缓冲器604就锁存输入到DQ0至DQ15的信号，并发送它们到存储单元阵列605。
(存储单元阵列605)图12简要示出了存储单元阵列605的结构。
存储单元阵列605中的存储单元具有与通用DRAM中的存储单元相同的电路结构。也就是说，存储单元是由一个晶体管和一个电容器构成。
从地址缓冲器601接收到行地址，存储单元阵列605的行解码器就读取行地址，并选择相应于该行地址的字线。从地址增加部件602接收到列地址，存储单元阵列605的列解码器就读取列地址，并选择相应于该列地址的数位线。从而，地址被解码。
当存储单元阵列605从定时发生器606接收到写指令时，存储单元阵列605将由IO缓冲器604锁存的数据写入到已经解码的地址。当接收到读指令时，存储单元阵列605将存储在已经解码的地址中的数据输出到IO缓冲器604。
存储单元阵列605包括存储单元301、302、303和304。
(定时发生器606)定时发生器606从CPU 30接收包括CLK、CKE、CS、RAS、CAS和WE的控制信号。基于上述的控制信号，定时发生器606提供指令给地址缓冲器601、地址增加部件602、刷新计数器603、IO缓冲器604和存储单元阵列605。
3.2操作3.2.1写操作图13是当存储控制部件70将数据写入存储部件60时，在存储控制部件70和存储部件60之间传输的信号的时序图。
在时刻T201，存储控制部件70输出有效命令和行地址。
定时发生器606将锁存指令和指示行地址的地址信息输出到地址缓冲器601。
地址缓冲器601锁存行地址，并将锁存的行地址输出到存储单元阵列605。
在时刻T202，存储控制部件70输出写命令和列地址。
定时发生器606将锁存指令和指示列地址的地址信息输出到地址缓冲器601。
地址缓冲器601锁存列地址，并将锁存的列地址输出到地址增加部件602。
地址增加部件602存储列地址作为输入/输出地址，并将该输入/输出地址输出到存储单元阵列605。
这里，假定输入/输出地址为0x0A01，即存储单元302的列地址。
在时刻T203，存储控制部件70输出写数据202。
在这一点上，定时发生器606不向地址增加部件602发送递增指令。
定时发生器606将锁存指令和指示写操作的操作信号输出到IO缓冲器604。
IO缓冲器604根据锁存指令，锁存输入到DQ0至DQ15的信号，并将锁存的信号输出到存储单元阵列605。
定时发生器606将写指令输出到存储单元阵列605。
存储单元阵列605将写数据202写入存储单元302。
当写数据202已被写入，定时发生器606就发送递增指令到地址增加部件602。
地址增加部件602将存储在其中的输入/输出地址递增，并输出0x0A02，也就是存储单元303的列地址到存储单元阵列605。
在时刻T204，存储控制部件70输出写数据203。
定时发生器606将锁存指令和指示写操作的操作信号输出到IO缓冲器604。
IO缓冲器604根据锁存指令，锁存输入到DQ0至DQ15的信号，并将锁存的信号发送到存储单元阵列605。
定时发生器606输出写指令到存储单元阵列605。
存储单元阵列605将写数据203写入由输入/输出地址指示的存储单元303。
当写数据203已被写入，定时发生器606发送递增指令到地址增加部件602。
地址增加部件602将存储在其中的输入/输出地址递增，并输出0x0A03，也就是存储单元304的列地址到存储单元阵列605。
在时刻T205，存储控制部件70输出写数据204。
定时发生器606将锁存指令和指示写操作的操作信号输出到IO缓冲器604。
IO缓冲器604根据锁存指令，锁存输入到DQ0至DQ15的信号，并将锁存的信号输出到存储单元阵列605。
定时发生器606将写指令输出到存储单元阵列605。
存储单元阵列605将写数据204写入由输入/输出地址指示的存储单元304。
当写数据204已被写入，定时发生器606发送递增指令到地址增加部件602。
地址增加部件602采用环绕式的方法将存储在其中的输入/输出地址递增，并输出0x0A00，也就是存储单元301的列地址到存储单元阵列605。
在时刻T206，存储控制部件70输出写数据201。
定时发生器606将锁存指令和指示写操作的操作信号输出到IO缓冲器604。
IO缓冲器604根据锁存指令，锁存输入到DQ0至DQ15的信号，并将锁存的信号输出到存储单元阵列605。
定时发生器606将写指令输出到存储单元阵列605。
存储单元阵列605将写数据201写入由输入输出地址指示的存储单元301。
在时刻207，存储控制部件70输出脉冲串停止命令。这样，数据写操作结束。
3.2.2读操作如图2所示，存储单元301、302、303和304分别存储读数据311、读数据312、读数据313和读数据314。
图14是当存储控制部件70从存储部件60读取数据时，在存储控制部件70和存储部件60之间传输的信号的时序图。
在时刻T251，存储控制部件70输出有效命令和行地址。
定时发生器606将锁存指令和指示行地址的地址信息输出到地址缓冲器601。
地址缓冲器601锁存行地址，并将锁存的行地址输出到存储单元阵列605。
在时刻T252，存储控制部件70输出读命令和列地址。
接收到读命令和列地址，定时发生器606就将锁存指令和指示列地址的地址信息输出到地址缓冲器601。
地址缓冲器601锁存列地址，并将锁存的列地址输出到地址增加部件602。
地址增加部件602在其中存储列地址作为输入/输出地址，并将该输入/输出地址输出到存储单元阵列605。
这里，假定输入/输出地址为0x0A01，即存储单元302的列地址。
定时发生器606输出读指令到存储单元阵列605。
在从时刻T252至时刻T253的两个时钟(CAS等待时间＝2)期间，存储单元阵列605将存储在存储单元302中的读数据312输出到IO缓冲器604。
在时刻T253，定时发生器606将锁存指令和指示读操作的操作信号输出到IO缓冲器604。
IO缓冲器604根据锁存指令，锁存指示从存储单元阵列605输出的读数据312的信号，并输出锁存的信号到DQ0至DQ15。
存储控制部件70接收已输出到DQ0至DQ15的读数据312。
定时发生器606输出递增指令到地址增加部件602。
地址增加部件602将存储在其中的输入/输出地址递增，并输出0x0A02，也就是存储单元303的列地址到存储单元阵列605。
定时发生器606输出读指令到存储单元阵列605。
存储单元阵列605将存储在存储单元303中的读数据313输出到IO缓冲器604。
在时刻T254，定时发生器606将锁存指令和指示读操作的操作信号输出到IO缓冲器604。
IO缓冲器604根据锁存指令，锁存指示从存储单元阵列605输出的读数据313的信号，并输出锁存的信号到DQ0至DQ15。
存储控制部件70接收已输出到DQ0至DQ15的读数据313。
定时发生器606输出递增指令到地址增加部件602。
地址增加部件602将存储在其中的输入/输出地址递增，并输出0x0A03，也就是存储单元304的列地址到存储单元阵列605。
定时发生器606输出读指令到存储单元阵列605。
存储单元阵列605将存储在存储单元304中的读数据314输出到IO缓冲器604。
在时刻T255，存储控制部件70发送脉冲串停止命令。
定时发生器606将锁存指令和指示读操作的操作信号输出到IO缓冲器604。
IO缓冲器604根据锁存指令，锁存指示从存储单元阵列605输出的读数据314的信号，并输出锁存的信号到DQ0至DQ15。
存储控制部件70接收已输出到DQ0至DQ15的读数据314。
定时发生器606输出递增指令到地址增加部件602。
地址增加部件602采用环绕式的方法将存储在其中的输入/输出地址递增，并输出0x0A00，也就是存储单元301的列地址到存储单元阵列605。
定时发生器606输出读指令到存储单元阵列605。
存储单元阵列605将存储在存储单元301中的读数据311输出到IO缓冲器604。
在时刻T256，定时发生器606将锁存指令和指示读操作的操作信号输出到IO缓冲器604。
IO缓冲器604根据锁存指令，锁存指示从存储单元阵列605输出的读数据311的信号，并输出锁存的信号到DQ0至DQ15。
存储控制部件70接收已输出到DQ0至DQ15的读数据311。
4.其它变型本发明是参考上述实施例进行描述的，但并不局限于此。
本发明包括以下变型。
(1)第一实施例中的时钟产生部件103可以省略。在这种情况下，CPU 30将CLK提供给存储控制部件10和SDRAM 20。
(2)根据第一实施例，在存储控制部件10开始写操作之前，CU 30将相应于一个存储块的全部写数据发送到存储控制部件10。然而可选择地，CPU 30可以在存储控制部件10输出用于将相应于存储单元的数据写入SDRAM 20的信号时，发送相应于每一个存储单元的写数据。
(3)根据第二实施例，在发送读数据到CPU 30之前，存储控制部件50从SDRAM 20接收相应于一个存储块的全部写数据。然而，存储控制部件50可以在接收相应于一个存储块的全部读数据之前，以读取相应于起始列地址的数据开始发送从SDRAM 20读取的数据。
(4)本发明可以是具有在这些实施例中描述的步骤的操作、使用计算机来执行操作的计算机程序、或是由计算机程序生成的数字信号。
本发明可以是处于存储在例如软盘、硬盘、CD-ROM、MO、DVD、DVD-ROM、DVD-RAM、蓝光盘(BD)或半导体存储器的计算机可读存储媒体中的状态的计算机程序或数字信号。本发明可以是存储在上述存储媒体中的计算机程序或数字信号。
可选的，本发明可以是经由如电子通信网络、无线或固定线路通信网络和因特网这样的网络的计算机程序或数字信号的传输。
本发明可以是包括微处理器和存储器的计算机系统。存储器存储上述计算机程序，微处理器执行相应于该计算机程序的操作。
本发明可以按下面的方式来实现。上述处于存储在上述存储媒体中的状态的计算机程序或数字信号被传送，或者计算机程序或数字信号经由上述网络传输被传输，以便不同的计算机系统执行该计算机程序或数字信号。
尽管本发明已经参考附图并通过实例的方式进行了充分地描述，还应注意的是，各种变化和变型对于本领域的技术人员来说是显而易见的。
因此，除非这种变化和变型背离本发明的范围，否则都应当认为它们包含在本发明中。
权利要求
1.一种信息处理装置包括存储部件，具有预定的脉冲串长度并且可以采用环绕式的方法来向/从存储块传送块数据，该存储块是由存储部件中的多个连续的存储单元构成的，并具有和预定的脉冲串长度相等的长度；以及存储控制部件，通过用于地址传送和数据传送的总线连接到存储部件，其中该存储控制部件包括输出子部件，可用于当向/从存储块的块数据传送开始于向/从存储块中的中间存储单元的数据传送时，输出第一命令和第二命令，该中间存储单元是存储块中的不同于起始存储单元的存储单元，该第一命令指示存储部件向/从存储块中的多个存储单元中的每一个传送数据，除了正好在中间存储单元之前的存储单元之外，第二命令是当自第一命令的输出经过了预定的时间之后输出的，并指示存储部件向/从存储块中正好在中间存储单元之前的存储单元传送数据，并且该存储部件根据第一命令和第二命令来传送块数据。
2.如权利要求1中的信息处理装置，其中该存储部件是SDRAM。
3.如权利要求1中的信息处理装置，其中第一命令包括写指令和指示正好在中间存储单元之前的存储单元的地址，第二命令包括写指令和指示在中间存储单元之前两个存储单元的存储单元的地址。
4.如权利要求1中的信息处理装置，其中第一命令包括读指令和指示中间存储单元的地址，第二命令包括读指令和指示正好在中间存储单元之前的存储单元的地址。
5.一种信息处理装置包括存储部件，具有大于存储块的块长度的脉冲串长度，并且可以向/从存储块传送块数据，该存储块是由存储部件中多个连续的存储单元构成的；存储控制部件，通过用于地址传送和数据传送的总线连接到存储部件；高速缓存部件，可用来请求存储控制部件向/从存储部件传送块数据；写部件，可以用来(i)从高速缓存部件接收指示存储块中的中间存储单元的地址、块数据和写请求，该中间存储单元是在存储块中不同于起始存储单元的存储单元，以及(ii)以从存储块中的起始存储单元到最后存储单元的顺序，将数据存储到存储部件中存储块中的多个存储单元的每一个；以及读部件，可以用来(a)从高速缓存部件接收指示存储块中的中间存储单元的地址，以及读请求，(b)以从起始存储单元到最后存储单元的顺序，从存储部件中存储块中的多个存储单元中的每一个读取数据，以及(c)使用环绕式的方法，从读取自中间存储单元的数据开始到读取自正好在中间存储单元之前的存储单元的数据为止，将读取的数据发送到高速缓存部件。
6.如权利要求5中的信息处理装置，其中该存储部件是SDRAM。
7.一种存储器，可根据输入至其中的信号来存储数据，该信号包括如时钟的控制信号、地址信号和数据信号，该存储器包括可以用来传送信号的传输部件；可以用来检测时钟边沿的检测部件；由其中每个具有分派的地址的多个存储单元构成的存储单元组；地址存储部件，可用于(i)当检测部件检测到预定时序上的时钟边沿时，检索地址信号，以及(ii)将检索到的地址信号作为写地址存储在其中；地址增加部件，可用于在预定时序上的边沿检测之后检测到边沿后，但在下一个边沿被检测到之前，递增写地址；数据存储部件，可用于在检测部件检测到预定时序上的边沿后，在每次检测部件检测到时钟边沿时检索数据信号；以及控制部件，可用于执行控制，以便于每次数据存储部件检索到数据信号时，该检索到的数据信号被写入到由地址存储部件中存储的写地址指示的存储单元中。
8.如权利要求7中的存储器，其中传输部件包括一个信号输入/输出端子，用于地址信号、数据信号和控制信号中的两个，一次将这两个信号中的一个输入到信号输入/输出端子；以及信号线，连接到两个选自下列中的部件(i)地址存储部件，存储指示要将数据信号写入的存储单元的写地址，(ii)数据存储部件，存储将要写入存储单元的数据信号，以及(iii)控制部件，控制数据信号的写入，以便于选中的两个部件对应于输入到信号输入/输出端子的两个信号。
9.如权利要求7中的存储器，其是由SDRAM构成的。
10.一种信息处理方法，通过用于地址传送和数据传送的总线来向/从存储器传送数据，该存储器根据命令进行工作，具有预定的脉冲串长度，并且通过使用环绕式的方法向/从存储块传送块数据，其中该存储块是由存储器中的多个存储单元构成的，并具有和预定的脉冲串长度相等的长度，该信息处理方法包括第一输出步骤，当向/从存储块的块数据传送开始于向/从存储块中的中间存储单元的数据传送时，该中间存储单元是存储块中不同于起始存储单元的存储单元，输出第一命令，来指示存储器向/从存储块中的多个存储单元中的每一个传送数据，除了正好在中间存储单元之前的存储单元之外；以及第二输出步骤，当自第一命令的输出经过了预定的时间之后，输出第二命令，来指示存储器向/从存储块中正好在中间存储单元之前的存储单元传送数据。
11.一种用在信息处理装置中的程序，该信息处理装置通过用于地址传送和数据传送的总线来向/从存储器传送数据，该存储器根据命令进行工作，具有预定的脉冲串长度，并且通过使用环绕式的方法向/从存储块传送块数据，其中该存储块是由存储器中的多个存储单元构成的，并具有和预定的脉冲串长度相等的长度，该程序包括第一输出步骤，当向/从存储块的块数据传送开始于向/从存储块中的中间存储单元的数据传送时，该中间存储单元是存储块中不同于起始存储单元的存储单元，输出第一命令，来指示存储器向/从存储块中的多个存储单元中的每一个传送数据，除了正好在中间存储单元之前的存储单元之外；以及第二输出步骤，当自第一命令的输出经过了预定的时间之后，输出第二命令，来指示存储器向/从存储块中正好在中间存储单元之前的存储单元传送数据。
全文摘要
存储控制部件和存储部件通过用于地址、数据和控制信号传送的总线相互连接。存储控制部件将包括存储部件中的第一预定位置的第一命令输出到存储部件。在第一命令的输出经过了预定的时间之后，存储控制部件将包括存储部件中的第二预定位置的第二命令输出到存储部件。
文档编号G06F12/08GK1538302SQ20041004510
公开日2004年10月20日 申请日期2004年4月8日 优先权日2003年4月8日
发明者尾坂匡隆 申请人:松下电器产业株式会社