专利名称：数据总线逻辑旁路机制的制作方法
技术领域：
本发明主要有关于微电子领域，更详而言之，一种得以将来自易受噪声与传输线效应影响的媒体的经汇流的信号取样的数字装置以及方法。
背景技术：
于目前诸如x86-兼容的微处理器的微处理器中，自/至存储器的异动(亦即读与写异动)是经由系统总线达成。系统总线典型地包含地址信号、数据信号以及控制信号。这些信号，不同系统间有少许差异，提供与总线代理者或类似的装置的通讯以指示请求的异动种类、异动的参数以及用以传输/接收数据。另外，为了快速于总线上传输数据，异动的较佳模式为传输一整条快取线。
惟，本领域技术人员可了解到，于区域存储器(亦即“快取(cache)”)中的数据的快取储存会对系统设计者产生显着的一致性问题。这即是为何所有目前的总线规格或协议要求于系统总线上的装置“监听”于总线上发生的异动。若监听到的异动有“命中(hit)”(亦即监听代理者判断它具有异动数据的区域副本)，则总线协议提供程序，藉此以正确数据更新所有存储器。
给定的装置不仅需要监听总线上其它装置的异动，亦必须监听其发出至总线的本身的异动。因此，当给定装置输出数据(或地址或控制信号)时，协议要求装置监控(亦即“自我监听”)总线上数据的状态并根据监听到的状态执行特定动作。但本领域技术人员将可理解，当数据传输至总线时，无论点对点或多点，传输线效应、传播效应以及其它噪声来源可能会扰乱并恶化传输数据的状态，使得当数据受到监听时会有错误。即使给定装置可以包含任何数量的已知错误检测与校正机制，这些机制的使用仍为“后见之明”并且对整体总线通过量不利。
因此，本发明人观察到于自我监听操作中相对于检测并校正总线错误较佳为完全避免错误来源。
发明内容
本发明于其它说明书中是有关于解决上述问题并对付现有技术的其它问题、缺点与限制。于一实施例中，提供一种微处理器装置用以执行自我窥探操作。微处理器装置包含输出驱动器逻辑电路以及旁路逻辑电路。输出驱动器逻辑电路被配置用来将被锁存的信号驱动出至总线。旁路逻辑电路是耦合至该被锁存的信号。旁路逻辑电路被配置用来于自我窥探操作期间提供该被锁存的信号作为窥探结果。
另一实施例考虑一种总线接口。总线接口具有输出驱动器逻辑电路、输入接收器逻辑电路以及旁路逻辑电路。输出驱动器逻辑电路将被锁存的信号驱动至总线。输入接收器逻辑电路是耦合至该总线并感应该总线的值。旁路逻辑电路是耦合至该被锁存的信号。旁路逻辑电路于自我窥探操作期间提供该经该被锁存的信号作为窥探结果，是提供该被锁存的信号而非该值。
又一实施例考虑一种用以执行自我窥探的方法。该方法包含锁存欲驱动出至总线的值；被锁存的值驱动出至该总线；以及提供被锁存的值作为窥探结果取代窥探该总线的状态以判断窥探结果。
本发明的这些与其它目的、特征以及优点参照上述实施方式以及附图变得更易明了，附图中图1为描述传统微处理器接口系统的方块图；图2为显示设置于诸如图1的微处理器的传统微处理器中的取样的数据总线逻辑电路以支持需要自我窥探的总线协议；图3为时序图，其显示当执行自我窥探操作时图2的取样数据总线逻辑电路的信号状态；图4为显示根据本发明的支持汇流的信号的逻辑旁路的微处理器的方块图；图5为描述根据本发明用以执行汇流的信号的逻辑旁路的总线接口逻辑电路的方块图；以及图6为时序图，其显示当执行自我窥探操作时图5的总线接口逻辑电路的信号状态。
100微处理器接口系统101微处理器103总线代理者105系统总线200取样数据总线逻辑电路201输出状态锁存202输出驱动器逻辑电路203输入状态锁存204输入接收器逻辑电路300时序图301数据总线不确定区域302输入不确定区域400接口系统401微处理器403总线代理者405系统总线407总线接口逻辑电路500总线接口逻辑电路501输出状态锁存502输出驱动器逻辑电路503输入状态锁存504输入接收器逻辑电路505逻辑旁路逻辑电路600时序图具体实施方式
提供下列说明以使本领域技术人员可制作并使用根据在特定应用背景与其需求内提供的本发明。惟，对本领域技术人员而言明显的较佳实施例的各种变更，以及在此界定的广泛的原理是可应用至其它实施例。因此，并非意图限制本发明至在此所图示与描述的特定实施例，而应与符合在此揭露的原理及新颖特征的最大范围一致。
参照图1，其显示传统微处理器接口系统100的简化方块图。微处理器接口系统100包含微处理器101以及与系统总线105接介的总线代理者103。总线代理者103代表本领域技术人员已知的任何数量的不同类型的装置，如存储器控制器、主机/外围元件互连(PCI)桥接器、芯片组等等。系统总线105包含用以执行数据异动的信号，包含双向地址总线A[35:3]、双向数据总线DATA[63:0]以及多个控制信号。于方块图中，地址总线具有如所示A[35:3]的33个信号以及数据总线具有如所示DATA[63:0]的64个信号，但了解到地址以及数据总线可为独立或多工，并可具有取决于特定配置以及架构的任何数量的信号。本领域技术人员将可自方块图理解到并未显示最低有效地址信号(A[2:0])，因其在允许四倍字细分度(quadword granularity)的配置下并不需要，此种配置是此技术的目前的状态。
控制信号包含差动时钟总线BCLK[1:0]、双向地址探针总线ADSTB[1:0](指示于地址总线A[35:3]上地址的有效性)、具有信号REQ[4:0]指明要求的异动的种类的双向要求总线(如存储器码读取、存储器数据读取、存储器线写入、具有位组致能的存储器四倍字写入)、一对数据探针总线DSTBP[3:0]以及DSTBN[3:0]、双向数据总线忙碌信号DBSY(由提供数据于DATA总线上的实体判定(assert))、数据就绪信号DRDY(由所有时钟周期期间内提供数据的装置所判定并且那数据是于DATA总线上传输)以及提供在DATA总线上完成的异动响应的种类(例如无数据、正常数据、内含写回)的响应总线RS[2:0]。于描述的实施例中，RS总线具有如RS[2:0]所示并由总线代理者103所判定的3个信号。
几乎于所有目前的微处理器中皆有针对传统微处理器接口系统100所示的信号(但也许有少许变化)。如上述略为提及者，一些微处理器多工地址与数据是在相同的信号群组上，因此提供控制信号以指示目前存在者为数据或地址。其它微处理器利用不同地址或数据总线宽度或替代的控制信号。另外，可于比传统微处理器接口系统100所述的更小尺寸的总线上多工地址及/或数据。又其它配置提供将于接口系统100上互连的两个以上的装置，如方块图中所示者。很重要地是请注意到实质上所有的处理器提供用以与总线代理者或类似的装置通讯的信号以指示何种异动种类被要求、该异动的参数以及传输/接收数据。例如，在x86兼容微处理器中如图1中所示的总线105以及所述的异动操作以及对应信号是在各种参考文件中描述，参考文件其中之一为由汤姆、山力(Tom Sbanley)所著的书名为“完整奔腾处理器4 IA32处理器系统，第一版本(The Unabridged Pentium4 IA32 ProcessorGenealogy，1stEdition)”。
于现今的微处理器中，包含微处理器101，数据可根据“四倍抽取(quad-pumped)”的配置非常快速地传输并且是以快取线为基础(如针对64字节的八个四倍字)。当传输整个快取线时，仅需要总线时钟信号BCLK[1:0]的两个周期来传输快取线中八个关联的四倍字。因此，总线时钟BCLK[1:0]的每一个周期期间传输四个四倍字，因此有“四倍抽取”的描述。于此种数据传输期间，提供数据探针总线DSTBP[3:0]、DSTBN[3:0]的信号以指示于数据总线上各种四倍字拍子的有效性，以于单一总线时钟期间传输四个拍子(每一“拍”包含数据总线DATA[63:0]的64位)。
目前，总线时钟频率是在数百兆赫(Megahertz)的范围内，因此呈现出有挑战性的传输线环境，在此环境下必须于微处理器101以及总线代理者103之间可靠地传输数据。用来排除可能会使系统总线105上的数据传输恶化的噪声以及其它传输线效应的技术包含主动总线端接以及动态端接阻抗控制，以及其它此技术中已知者。但尽管有这些措施，仍可能-且颇有机会-接收到错误数据。这即是为何现今的接口100包含检测并校正错误数据的机制。此种机制同位错误校正码以及其它错误检测/校正技术。
虽已证实错误检测/校正技术能使传输数据可靠，但注意到总线错误的检测与校正显着地影响总线100的性能。本发明人已观察到将错误来源完全排除比检测并校正总线错误更佳。
一种总线错误的明显的类别是源自于许多现今总线协议所启动的自我窥探需求的总线错误。详言之，当传输地址、数据或其它信号于总线105上时，处理器101需要监控(亦即自我窥探)特定信号群组的状态以根据窥探的状态执行某些动作。亦即，将数据D[63:0](或地址A[35:3]或控制信号(如REQ[4:0]))驱动出至总线105的装置101必须如输入至装置101般读取“数据”以满足总线协议的自我窥探要求。例如，许多总线协议要求特别是地址信号A[35:3]以及数据信号D[63:0]的自我窥探以致能微处理器101变更其本身的命令流(亦即“自我变更模式”)同时确保储存于内部以及外部存储器快取中的数据的完整性。自我窥探总线协议的深入讨论已超出本说明书的范围，因为此种讨论会模糊本发明的相关态样的焦点。但为了使本说明书清楚，注意到自我窥探要求，将于后详述，会对设计者造成显着地挑战，尤其与因噪声而可能于总线产生的错误有关时。当装置101传输数据(或地址或控制信号)传输数据出至总线105时，传输线效应以及其它噪声来源可能干扰并恶化传输数据的状态，使得当数据受传输装置101窥探时会有错误，因此造成自我窥探状态与原先驱动至总线105上的状态不同。并且即使装置101可包含如上述的错误检测与校正机制，这些机制的使用会对整体总线通量不利。
兹参照图2，显示一方块图描述可能包含于诸如图1的微处理器101的现今处理器中的取样数据总线逻辑电路200。总线逻辑电路200包含接收来自微处理器内的核心逻辑电路(未图标)的输出锁存输入总线OUT[63:0]的输出状态锁存201。输出状态锁存201是由输出锁存信号OLCH致能并提供被锁存的输出总线O[63:0]至输出驱动器逻辑电路202。输出驱动器逻辑电路202是由输出致能信号OEN致能并驱动数据总线D[63:0]，实质上与图1中名称相同的数据总线D[63:0]类似。
数据总线D[63:0]亦耦合至输入接收器逻辑电路204。接收器逻辑电路204是由输入致能信号IEN致能并输出已接收的输入总线I[63:0]，其耦合至输入状态锁存203。输入状态锁存203是由输入锁存信号ILCH所致能并且制造被锁存的输入总线IN[63:0]。
本领域技术人员将可了解到致能信号OLCH、OEN、ILCH以及IEN亦由核心逻辑电路产生，典型地与核心时钟信号(未图标)同步化。此外，注意到虽然数据总线D[63:0]是为了此揭露的目的而图解于方块图中，但可由此的教示理解到协议规格要求自我窥探的任何种类的汇流的信号。
于操作中，当欲将数据自处理器驱动出至数据总线D[63:0]时，核心逻辑电路初始化输出锁存输入总线OUT[63:0]的值并经由通过信号OLCH通知输出状态锁存201令这些值锁存至锁存的输出总线O[63:0]上。结果为锁存输出总线O[63:0]的值是经由通过信号OEN致能输出驱动器逻辑电路202而驱动至数据总线D[63:0]上。
于驱动数据总线D[63:0]后，自我窥探要求命令取样D[63:0]的值，其目的超出本说明书的范围。因此，核心逻辑电路判定信号IEN以使输入接收器逻辑电路204取样D[63:0]经驱动的值，其是提供至总线I[63:0]。接着核心逻辑电路判定信号ILCH以令输入状态锁存203将值锁存至总线I[63:0]上。锁存的值是输出至锁存输入总线IN[63:0]。因此，处理器经由取样并锁存经驱动的数据总线D[63:0]的值回经至锁存的输入总线IN[63:0]而执行自我窥探操作。
本领域技术人员可了解于传统汇流的装置配置中，如图1中的配置100，数据总线D[63:0]可耦合至单一装置，或多个装置。此外，用于耦合数据总线D[63:0]至各种装置(包含处理器)的机制易受到传输线效应、传播效应、散发的放射、交耦效应(传导的放射)以及其它已知的噪声与干扰来源的影响，其将导致D[63:0]的值不等于锁存的输出总线O[63:0]的值。因此，当D[63:0]的值受到自我窥探时，锁存的输入总线IN[63:0]的值可能与处理器针对输出于总线O[63:0]上所锁存者不同。
典型地，若干扰的来源是传播或传输线效应，可根据特定传输线环境模型化并补偿产生的总线错误。惟，设计者在固定特定配置前可能不知道此种环境的参数。此外，其它噪声效应，如上述其中的一些者，是随机者。但，如所述，本发明人已观察到在需要自我窥探或数据的自我取样的条件下提供将自我窥探错误完全排除的技术为较佳者。
兹参照图3，显示一时序图300描述当执行自我窥探操作时图2的取样的数据总线逻辑电路200的信号状态。时序图300显示数据总线信号OUT[63]之一，以及其对应的核心信号O[63]、D[63]、I[63]、IN[63]，这些信号是因上述自我窥探操作期间核心控制信号OLCH、OEN、IEN、ILCH而产生。于时序图300中所示的信号状态或信号值是作为时间的函数而为高逻辑电平或低逻辑电平。针对此说明书的目的，高或低逻辑电平的特定值并不相干且可变更这些电平以适应个别的配置。此外，本领域技术人员将了解到信号偏斜率以及诸如于数字逻辑装置中的栅极延迟的其它物理现象可能会影响信号状态改变的相对时间，但为使说明清楚易懂，将不描述这些影响。
于时间T1，处理器中的核心逻辑电路已设定OUT[63]至逻辑低电平(如“逻辑0”)，故表示逻辑低电平将被驱动出至D[63]上的总线。为了教示发展技术中目前进步的水准，将假设处理器耦合至利用主动拉升端接(activepull-up termination)的数据总线D[63:0]，因此，D[63]显示为在时间T1于总线上拉升至逻辑高电平。信号OLCH以及OEN在时间T1前显示为未判定(unasserted)，但于T1，信号OLCH被判定，因此引导输出状态锁存201锁存O[63]。响应OLCH的转变，输出状态锁存201驱动并锁存O[63]至对应的逻辑低电平。
于时间T2，核心逻辑电路将信号OEN驱动至高，因而指示输出驱动器逻辑电路202驱动D[63]到与O[63]相同的状态，其已被锁存至低电平。但因为上述噪声、干扰以及错误来源，D[63]的状态或值仍为不确定的。为了教示此技术中的缺点，时序图300显示于时间T2以及T5之间的数据总线不确定区域301。因此，虽然D[63]在时间T2的OEN判定之后应该马上被驱动成低，其真实状态在T2以及T5间的期间为不确定的，且可介于低与高电平间的任何位置，或由于振铃(ringing)而完全在逻辑低以及高电平所界定的范围之外。
于时间T3，当核心逻辑电路判定IEN时自我窥探操作开始，因此取样D[63]的值。IEN令输入接收器逻辑电路204感应D[63]的状态，感应或取样到的状态被供应至I[63]上。因此，I[63]的值在时间T3以及T5之间经由输入不确定区域302显示为不确定的。取决于输入接收器逻辑电路204的特定配置，I[63]可或可不跟随D[63]的值，尽管为了呈现给输入状态锁存203而经尺寸调整。
于时间T4，信号ILCH引导输入状态锁存203锁存I[63]的值并提供D[63]自我窥探的状态至核心逻辑电路于信号IN[63]上。如时序图中所示，于时间T4 IN[63]不会从逻辑高电平改变因为针对此揭露的目的是假设当ILCH被判定时I[63]的状态为高。结果为产生自我窥探错误。更详言之，核心逻辑电路已于OUT[63]上提供将被驱动至D[63]上的总线的低电平，但当执行自我窥探操作时，总线D[63]的状态为错误的，低电平被取样且锁存至IN[63]上。
时序图300简单描述当于汇流的信号上执行自我窥探时于此技术目前的水准中会遇见的问题。且虽然仅显示一个汇流的信号D[63]，本领域技术人员将理解相同所述的错误可发生在必须由驱动装置取样的任何汇流的信号(数据、地址、控制等等)上。且已于前述，虽存在有已知用于检测并校正错误取样的信号状态的机制，较佳能完全排除错误。再者，当总线速度随着总线电压的降低同等增加时，本发明人已注意到自我窥探汇流的信号越来越困难。自我窥探的问题随着传输线效应的增加变的越来越明显。当然，于汇流的信号上不匹配的来源与端接阻抗可能导致错误的状态被取样，但即使当这些阻抗匹配时，来源驱动器202可能会产生恶化以致于错误的状态被输入接收器逻辑电路204取样并由输入状态锁存203锁存。
本发明通过提供用以执行逻辑总线旁路操作的装置与方法来克服这些所述的限制，得使汇流的信号的真实状态被驱动装置确定地取样或自我窥探。因此，兹将参照图4-6讨论本发明。
参考图4，其为一方块图显示根据支持汇流信号的逻辑旁路的本发明的包含微处理器401的接口系统400。接口系统400包含微处理器401以及与系统总线405接介的总线代理者403。总线代理者403代表本领域技术人员已知的任何数量不同种类的装置，如存储器控制器、主机/PCI(外围元件互连)桥接器、芯片组等等。系统总线405包含用以执行数据异动的信号，包含双向地址总线A[35:3]、双向数据总线DATA[63:0]以及多个控制信号。于方块图中，地址总线具有如所示A[35:3]的33个信号以及数据总线具有如所示DATA[63:0]的64个信号，但了解到地址以及数据总线可为独立或多工，并可具有取决于特定配置以及架构的任何数量的信号。本领域技术人员将可自方块图理解到并未显示最低有效地址信号(A[2:0])，因其在允许四倍字细分度的配置下并不需要，此种配置是此技术的目前的状态。
控制信号包含差动时钟总线BCLK[1:0]、双向地址探针总线ADSTB[1:0](指示于地址总线A[35:3]上地址的有效性)、具有信号REQ[4:0]指明要求的异动的种类的双向要求总线(如存储器码读取、存储器数据读取、存储器线写入、具有位组致能的存储器四倍字写入)、一对数据探针总线DSTBP[3:0]以及DSTBN[3:0]、双向数据总线忙碌信号DBSY(由提供数据于DATA总线上的实体判定)、数据就绪信号DRDY(由所有时钟周期期间内提供数据的装置所判定并且那数据是于DATA总线上传输)以及提供在DATA总线上完成的异动响应的种类(例如无数据、正常数据、内含写回)的响应总线RS[2:0]。于描述的实施例中，RS总线具有如RS[2:0]所示并由总线代理者103所判定的3个信号。
虽然几乎于所有目前的微处理器中皆有接口系统400所示的信号(但也许有少许变化)，本发明亦考虑将地址与数据在相同信号群组上多工的微处理器，因此提供控制信号以指示存在的为数据或地址。本发明亦理解到利用不同地址或数据总线宽度或替代的控制信号。另外，本发明的实施例包含于比图4所述者的更小尺寸的总线上多工地址及/或数据的处理器。又，本发明的其它实施例提供将于接口系统400上互连的两个以上的装置，相对于方块图中所示的两个装置401与403。
如同目前图1的微处理器101，根据本发明的微处理器401以快取线为基础根据“四倍抽取”的配置非常快速地传输数据。当传输整个快取线时，仅需要总线时钟信号BCLK[1:0]的两个周期来传输快取线中八个关联的四倍字。因此，总线时钟BCLK[1:0]的每一个周期期间传输四个四倍字，并且于此种数据传输期间，提供数据探针总线DSTBP[3:0]、DSTBN[3:0]的信号以指示于数据总线上各种四倍字拍子的有效性，以于单一总线时钟期间传输四个拍子。
与传统微处理器相比，根据本发明的微处理器401包含总线接口逻辑电路407，其得使处理器401在确定传输线效应、传播效应以及其它噪声以及/或干扰来源不会造成窥探错误下自我窥探(如取样)由协议规格所指示的数据、地址或其它汇流的信号。当欲将输出数据驱动至总线405，总线接口逻辑电路407得于自我窥探操作期间使输出数据逻辑电路上旁路输入接收器逻辑电路，此将于后详述。通过将经由驱动器逻辑电路被驱动至总线405的被锁存的输出数据作为输入至输入状态逻辑而路由回来完成逻辑旁路，藉此于自我窥探操作期间被锁存的输出数据是作为经取样的总线数据提供给核心逻辑电路而非总线405上目前的真实取样。因此，由总线接口逻辑电路407提供至处理器401的核心的自我窥探数据与路由至总线405者相同，且后续不受到任何上述噪声或干扰来源的影响。总线接口逻辑电路407包含于自我窥探操作期间用以执行输出数据的逻辑旁路的逻辑电路、装置或微码(亦即微指令或原始指令)或逻辑电路、装置或微码的结合或等效元件。用以执行此操作的元件可与用以执行微处理器401内其它功能的其它电路、微码等共享。根据本说明书的范围，微码一词意指多个微指令。微指令(亦称为原始指令)在一单位执行的程度的指令。例如，微指令直接由简化指令集计算机(RISC)微处理器。针对诸如x86兼容的微处理器的复杂指令集计算机(CISC)微处理器，x86指令被转变成关联的微指令，并且关联的微指令是直接由CISC微处理器内的单元或诸单元执行。
兹参照图5，其为一方块图显示根据本发明的用以执行汇流信号的逻辑旁路的总线接口逻辑电路500。如同图2的传统总线逻辑电路200，根据本发明的总线逻辑电路200包含从微处理器内的核心逻辑电路(未图标)接收输出锁存输入总线OUT[63:0]的输出状态锁存501。由输出锁存信号OLCH致能输出状态锁存501并提供被锁存的输出总线O[63:0]至输出驱动器逻辑电路502。由输出致能信号OEN致能输出驱动器逻辑电路502并驱动数据总线D[63:0]，实质上与同名的图4的数据总线D[63:0]类似。
数据总线D[63:0]亦耦合至输入接收器逻辑电路504。由输入致能信号IEN致能接收器逻辑电路504并输出接收到的输入总线I[63:0]。惟，与传统的总线逻辑电路200对照，根据本发明的总线接口逻辑电路400包含逻辑旁路逻辑电路505，耦合有接收的输入总线I[63:0]以及锁存的输出总线O[63:0]。逻辑旁路逻辑电路505通过输出致能信号OEN的判定而致能以执行逻辑旁路操作。于一实施例中，逻辑旁路逻辑电路505包含2对1多工器。
逻辑旁路逻辑电路505输出旁路总线IP[63:0]，其耦合至输出状态锁存503。输出状态锁存503是通过输出锁存信号ILCH而致能并产生锁存的输入总线IN[63:0]。
由核心逻辑电路产生致能信号OLCH、OEN、ILCH以及IEN，典型地与核心时钟信号(未图标)同步。此外，虽于方块图中描绘数据总线D[63:0]，为了此揭露的目的，任何协议规格要求自我窥探的汇流的信号可由本发明所包含。
于操作中，当欲将数据驱动出处理器至数据总线D[63:0]，核心逻辑电路将输出锁存输入总线OUT[63:0]的值初始化并经由通过信号OLCH告知输出状态锁存201使这些值锁存于锁存的输出总线O[63:0]。因此，经由通过信号OEN致能输出驱动器逻辑电路402而将锁存的输出总线O[63:0]上的值驱动出至数据总线D[63:0]。
此外，当信号OEN被判定时，锁存的输出总线O[63:0]的值(亦即驱动至总线D[63:0]的数据值)是经由逻辑旁路逻辑电路505路由至总线IP[63:0]并且阻挡总线I[63:0]上的值。因此，于后续自我窥探操作期间当核心逻辑电路判定信号IEN以令输入接收器逻辑电路404取样受驱动的D[63:0]的值，其被提供至总线I[63:0]，提供锁存的输出总线O[63:0]的值以取代提供受驱动的D[63:0]的值至输入状态锁存503以作取样。故当核心逻辑电路判定信号ILCH以令输入状态锁存503锁存总线IP[63:0]上的值时，取样并供应给锁存的输入总线IN[63:0]者为锁存的输出总线O[63:0]的值。因此，处理器已执行了不受到由传输线效应、传播效应、噪声或其它来源导致的错误影响的自我窥探操作。
兹参照图6，显示一时序图600详述当执行自我窥探操作时图5的总线接口逻辑电路的信号状态。时序图600显示数据总线信号的OUT[63]，伴随着于上述自我窥探期间由于核心控制信号OLCH、OEN、IEN以及ILCH的各种状态而产生的OUT[63]所对应的核心信号O[63]、D[63]、I[63]、IP[63]以及IN[63]。信号状态或信号值于时序图600中是显示为作为时间函数的高逻辑电平或低逻辑电平。为了此揭露的目的，本发明的实施例包含依照个别系统配置的要求的任何逻辑电平的变化。此外，本领域技术人员将可了解到信号偏斜率(skew rate)以及诸如于数字逻辑装置中的栅极延迟的其它物理现象可能会图像信号的状态改变的相对时间，但为使说明简明，这些效应并未显示于时序图600中。
于时间T1，处理器内的核心逻辑电路已将OUT[63]设定为逻辑低电平(如“逻辑0”)因而指示逻辑低电平将被驱动至D[63]上的总线。为了教示目前的技术状态，假设处理器耦合至使用主动拉升端接的数据总线D[63:0]，故于时间T1 D[63]是于总线上显示为拉升至逻辑高电平，但本发明亦包含其它种类的总线配置。信号OLCH以及OEN于时间T1以前被显示为未判定，但于T1，信号OLCH被判定，因此引导输出状态锁存501锁存O[63]。响应OLCH的转变，输出状态锁存501驱动并锁存O[63]至对应的逻辑低电平。O[63]亦路由至逻辑旁路逻辑电路505。
于时间T2，核心逻辑电路将信号OEN驱动至高，因而引导输出驱动器逻辑电路202驱动D[63]到与O[63]相同的状态，其已被锁存至低电平。但因为上述噪声、干扰以及错误来源，D[63]的状态或值仍不确定。为了教示此技术中的缺点，时序图300显示于时间T2以及T5之间的数据总线不确定区域301。因此，虽然D[63]在时间T2的OEN判定之后应该马上被驱动成低，其真实状态在T2以及T5间的期间为不确定的，且可介于低与高电平间的任何位置，或由于振铃(ringing)而完全在逻辑低以及高电平所界定的范围之外。但由于O[63]亦路由至逻辑旁路逻辑电路505，当OEN变成高，O[63]经由逻辑旁路逻辑电路505路由至IP[63]。因此，虽然D[63]的值仍为不确定的，希望的输出值O[63]为确定的，并作为输入供应至输入状态锁存503以于自我窥探期间供取样。
于时间T3，当核心逻辑电路判定IEN时自我窥探操作开始，因此取样D[63]的值。IEN令输入接收器逻辑电路204感应D[63]的状态，感应或取样到的状态是供应至I[63]上。因此，I[63]的值在时间T3以及T5之间通过输入不确定区域302显示为不确定的。取决于输入接收器逻辑电路204的特定配置，I[63]可或可不跟随D[63]的值，尽管为了呈现给输入状态锁存203而经尺寸调整。但根据本发明的逻辑旁路逻辑电路505将作为输入供应至输入状态锁存503的I[63]阻隔，因此排除自我窥探操作的错误来源。
于时间T4，信号ILCH引导状态锁存203锁存I[63]的值并于信号IN[63]上提供自我窥探的结果至核心逻辑电路。如时序图中所示，于时间T4 IN[63]正确地从逻辑高电平改变至逻辑低电平，因为虽然I[63]的状态可能会受到总线相关错误的影响，IP[63]的值却不会。因此，可毫无错误地完成自我窥探操作。更详言之，核心逻辑电路已于OUT[63]上提供欲驱动至D[63]上的总线，并且当执行自我窥探操作时，取样锁存的状态O[63]并经由逻辑旁路逻辑电路505锁存于IN[63]上。
时序图600简单描述本发明如何克服当于汇流的信号执行自我窥探时目前技术的限制与缺点。虽然仅显示一个汇流的信号D[63]，本领域技术人员将可理解在此教导的原理可应用至由驱动装置取样的任何种类的汇流的信号(数据、地址、控制等等)。此外，本发明不会排除包含用以检测并校正错误取样的信号状态的已知机制，因为当自总线接收由另一来源驱动的数据时会需要此种机制。但当数据是自我取源时，本发明得以于关联的自我窥探期间排除总线错误。
虽然本发明以及其目的、特征与优点已详加说明，本发明亦可涵盖其它实施例。例如，已根据与皆知的x86架构兼容的实施例详细地描述本发明，尤其是关联的四倍抽取总线协议。但提出这些讨论是因为x86架构广为人知并因而为本发明的教导提供有用的工具。无论如何，本发明亦包含与其它总线配置一致的实施例，如除了全新配置外的PowerPC、MIPS等等。
当于处理器外的装置自我窥探操作的期间，本发明额外包含逻辑旁路的执行。例如，根据本发明的逻辑旁路操作可轻易地应用于智能总线主控者或其它直接存储器存取装置的实施例内。事实上，本发明应可应用至取源或驱动一或更多信号至总线的任何装置，其中装置需执行那些信号的自我窥探。
本领域技术人员应可理解到他们能迅速地使用所揭露的概念以及特定实施例作为设计或变更用以执行与本发明相同的目的的其它结构的基础，并且可于此作出各种改变、替代以及变更而不悖离由所附权利要求范围所界定的本发明的范畴。
显然地，依照上面实施例中的描述，本发明可能有许多的修正与差异。因此需要在其附加的权利要求项的范围内加以理解，除了上述详细的描述外，本发明还可以广泛地在其它的实施例中施行。上述仅为本发明的较佳实施例而已，并非用以限定本发明的权利要求范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在所述权利要求范围内。
权利要求
1.一种微处理器装置，用以执行自我窥探操作，该装置包含输出驱动器逻辑电路，被配置用来将被锁存的信号驱动出至总线；以及旁路逻辑电路，耦合至该被锁存的信号，并被配置用来于自我窥探操作期间提供该被锁存的信号作为窥探结果。
2.根据权利要求1所述的微处理器装置，还包括输入接收器逻辑电路，耦合至该总线，并被配置用来感应该总线的值。
3.根据权利要求1或2所述的微处理器装置，其中该总线包含x86兼容的点对点总线。
4.根据权利要求1或2所述的微处理器装置，其中该总线包含下列之一数据总线、地址总线、控制总线。
5.根据权利要求1或2所述的微处理器装置，其中该总线将该微处理器耦合至总线代理者。
6.根据权利要求1或2所述的微处理器装置，其中该旁路逻辑电路包含2对1多工器。
7.根据权利要求1或2所述的微处理器装置，其中该旁路逻辑电路以及该输出驱动器逻辑电路是由输出致能信号致能。
8.根据权利要求1或2所述的微处理器装置，其中该旁路逻辑电路否则路由接收到的输入总线至输入状态锁存，以及其中该接收到的输入总线是经由输入接收器逻辑电路耦合至该总线。
9.一种用以执行自我窥探操作的方法，包含锁存欲驱动出至总线的值；将被锁存的值驱动出至该总线；以及提供被锁存的值作为窥探结果取代窥探该总线的状态以判断窥探结果。
10.根据权利要求9所述的方法，其中该提供是由2对1多工器执行。
11.根据权利要求9所述的方法，其中该提供是响应亦启动该驱动的输出致能信号的判定。
全文摘要
提供一种微处理器装置用以执行自我窥探操作。微处理器装置包含输出驱动器逻辑电路以及旁路逻辑电路。输出驱动器逻辑电路被配置用来将被锁存的信号驱动出至总线。旁路逻辑电路是耦合至该被锁存的信号。旁路逻辑电路被配置用来于自我窥探操作期间提供该被锁存的信号作为窥探结果。
文档编号G06F13/40GK1908926SQ20061010594
公开日2007年2月7日 申请日期2006年7月19日 优先权日2005年7月19日
发明者达赖厄斯·D·嘉斯金斯 申请人:威盛电子股份有限公司