专利名称：具有映射到存储体组的端口的多端口存储器的制作方法
技术领域：
本发明涉及不同端口被映射到不同存储体组的多端口存储器。
背景技术：
已经提出了多种存储系统中的存储芯片的布置。例如，在传统的同步
动态随机存取存储器(DRAM)系统中，存储芯片通过双向数据总线传输 数据，并通过命令和地址总线接收命令和地址。在一些实施方式中，存储 芯片具有分支线，该分支线连接到采用多点结构的总线。其他设计包括点 到点的信号传输。双向信号传输可以是顺序的或同时的。
端口是至芯片的接口，包括相关联的发送器和/或接收器。多端口存储 器具有一个以上的数据端口。例如，在多端口存储器的一些实施方式中， 一个端口可以仅用于读取数据，而另一个端口可以用于读取和写入数据。 例如，在视频DRAM (VRAM)中，像典型的DRAM端口一样使用一个端 口，并且其可用于读取和写入。第二个端口仅用于读取。
不同的端口可以具有不同的宽度(导体或线路数量)。具有可变互连宽 度的概念是公知的。
存储模块包括其上设置若干存储芯片的基板。可以将存储芯片仅设置 在基板的一侧上或设置在基板的两侧上。在一些系统中，还在基板上设置 缓冲器。至少对于一些信号而言，缓冲器连接在存储器控制器(或另一缓 冲器)和模块上的存储芯片之间。在这种带缓冲的系统中，存储器控制器 与缓冲器使用的信号传输可以与缓冲器和存储芯片使用的信号传输不同 (例如，频率和电压值、以及相对于多点方案的点到点方案)。双列直插存 储模块(DIMM)是存储模块的实例。多个模块可以串联和/或并联。在一 些存储系统中，在具有两个或多个存储芯片的序列中，存储芯片接收信号 并将它们转发给下一个存储芯片。
己经在芯片组集线器和包括处理器内核的芯片中使用了存储器控制器。
通过下文给出的详细说明和本发明实施例的附图将更完整地理解本发 明，然而，不应将其视为将本发明限制为所述具体实施例，而应将其视为 仅用于解释和理解的目的。
图1和2均为根据本发明的一些实施例的系统的方框示意图，该系统 包括具有存储器控制器的芯片和具有被映射到不同存储体组的数据端口的 存储芯片；
图3为根据本发明的一些实施例的系统的方框示意图，该系统包括具 有第一和第二数据端口的芯片和具有被映射到不同存储体组的数据端口的 存储芯片；
图4为根据本发明的一些实施例的系统的方框示意图，该系统包括具 有四个单向数据端口的芯片和具有四个单向数据端口的存储芯片；
图5-7均为根据本发明的一些实施例的系统的方框示意图，该系统包括
具有存储器控制器的芯片和具有被映射到不同存储体组的数据端口的存储
心片；
图8-12均为根据本发明的一些实施例的系统的方框示意图。
具体实施例方式
参考图1，系统包括芯片12和存储芯片20。芯片12包括存储器控制 器14。通过耦合到双向数据端口 1的互连在芯片12和存储芯片20之间传 输数据。还通过耦合到双向数据端口 2的互连24在芯片12和存储芯片20 之间传输数据。端口 l包括发送器和接收器30，端口2包括发送器和接收 器32。存储芯片20可以是DRAM或其他类型的存储芯片。
将端口 1映射到包括存储体1和存储体2的第一组存储体(统称为第 一存储体组)。将端口 2映射到包括存储体3和存储体4的第二组存储体(统 称为第二存储体组)。通过端口 1向存储体1和2提供来自存储器控制器14 的写入数据，通过端口 1向存储器控制器14提供来自存储体1和2的读取 数据。(当提到向或从存储体1和2提供数据时，要指出的是未必是同时向或从存储体1和2提供数据。)类似地，通过端口 2向存储体3和4提供 来自存储器控制器14的写入数据，通过端口 2向存储器控制器14提供来 自存储体3和4的读取数据。流向或来自存储体1和2的数据不是通过端 口 2提供的，流向或来自存储体3和4的数据不是通过端口 1提供的。虽 然针对每个存储体组仅图示出两个存储体，但是存储体组可以各自包括两 个以上的存储体。
在一些实施例中，通过端口 1的读取和写入可以独立于通过端口 2的 读取和写入，尽管在其他实施例中，通过端口 1和2的读取和写入可以是 独立的或出于锁定步骤中。
存储器控制器14通过互连28向包括接收器36的端口提供命令和地址 信号。在一些实施例中，存储体l-4中的每一个从接收器36接收命令和地 址信号。
在一些实施例中，本发明提供经过每个端口对存储芯片的并行读写访 问。利用适当的命令调度，可以实现包括数据端口的通道的高效带宽。
在存储芯片20的实际实施中，在端口 1与存储体1和2之间以及端口 2与存储体3和4之间会有各种电路。该电路的性质根据所涉及的实施例而 变化。在其他附图中示出了一些可能性。在实际的实施中还会用到其他电 路。
图2的系统与图1的系统相似，只是提供了一些额外的细节。本发明 的一些实施例不包括这些细节。参考图2，存储芯片40包括从端口 l接收 写入数据的写入缓冲器46。写入缓冲器46可以如下使用。在一些协议中， 对于写入请求，首先提供写入数据。然后提供写入命令和地址。写入数据 保留在写入缓冲器46中，直到相关的命令和地址将其写入到存储体1或2 中(和/或被转发到下一个存储芯片(参见图8))为止。 一些实施例不包括 写入缓冲器，或者包括以与本文所述不同的方式工作的写入缓冲器。
仍然参考图2，端口控制电路48接收写入数据并将其传递给存储体1 和2。端口控制电路48还从存储体1和2接收读取数据并将其提供给端口 1。类似地，存储芯片40包括从端口 2接收写入数据的写入缓冲器56。端 口控制电路58接收写入数据并将其传递给存储体3和4。端口控制电路48 还从存储体3和4接收读取数据并将其提供给端口 2。存储芯片40还包括控制器电路44，该控制器电路44从接收器36接收命令和地址并将它们提 供给存储体l、 2、 3和4 (和/或将它们转发到下一个芯片(参见图8))。控 制电路44还与其他电路通信。
图3示出端口 1的接收器30-1和发送器30-2以及端口 2的接收器32-1 和发送器32-2。存储体组66为第一存储体组，存储体组68为第二存储体 组。存储体组66和68可以各自包括一个存储体、两个存储体，或可以包 括两个以上的存储体。图3还示出芯片12包括相应的数据端口 1和2。芯 片12的端口 1包括接收器60-1和发送器60-2，芯片12的端口 2包括接收 器62-1和发送器62-2。发送器64通过芯片12中的端口、互连28和芯片 20中的端口 (包括接收器36)提供地址和命令信号。可以将发送器和接收 器视为存储器控制器的一部分或与其独立。
图4示出具有单向信号传输的导体。相反，图1-3示出具有双向信号传 输的导体，双向信号传输可以是顺序的或同时的。参考图4，芯片72 (其 包括存储器控制器)包括数据端口 1和3，所述数据端口 1和3分别包括用 于发送写入数据的发送器80-1和发送器80-3。芯片72还包括数据端口 2 和4，所述数据端口 2和4分别包括用于接收读取数据的接收器80-2和接 收器80_4。发送器64通过芯片12中的端口、互连28和芯片74中的端口 (包括接收器36)提供地址和命令信号。
存储芯片74包括数据端口 1和3，所述数据端口 1和3分别包括用于 接收写入数据的接收器84-1和接收器84-3。芯片74还包括数据端口 2和4， 所述数据端口 2和4分别包括发送器84-2和发送器84-4，其分别用于从存 储体66和68发送读取数据。接口电路88连接在存储体66和接收器84-1 和发送器84-2之间。接口电路90连接在存储体68和接收器84-3和发送器 84-4之间。接口电路88和90可以包括写入缓冲器和控制电路。控制电路 92向存储体66和68提供命令和地址信号并向接口电路88和90提供其他 控制信号。
图5示出具有芯片102和存储芯片106的系统，所述芯片102包括存 储器控制器104，所述存储芯片106包括双向数据端口 1、 2和3。端口 1、 2和3分别包括发送器和接收器30、 32和34。端口 3耦合到互连26。将端 口 1、 2和3分别映射到存储体组66、 68和70。通过接收器36提供命令和地址。在实际的实施中，在端口和存储体组之间会有各种电路。
图6示出具有芯片132和存储芯片140的系统。芯片132包括存储器 控制器134，其包括配置选择电路136。存储芯片140包括三个双向数据端 口 1、 2和3，其分别包括发送器和接收器30、 32和34。通过写入缓冲器 146和端口控制器电路148将端口 l映射到存储体组66 (如图2所示)。然 而，通过引导电路156将端口 2和3耦合到存储体组68和70。引导电路 156可以将来自存储体组68和70的读取数据引导到端口 2和3中的一个或 两个，或者将来自端口 2和3的写入数据通过写入缓冲器152引导到存储 体组68和70中的一个或两个。配置选择电路136为端口 2和3与存储体 组68和70的映射选择配置。通过互连28和命令/地址端口 (其包括接收器 36)将该配置提供给控制电路156。控制电路156相应地控制引导电路156 和其他电路。
图7示出具有芯片160和存储芯片166的系统，所述芯片160具有存 储器控制器162。存储芯片166包括双向端口 1、 2和3，其分别包括发送 和接收电路30、 32和34。通过写入缓冲器146和端口控制器电路148将端 口 1映射到存储体组66 (如图2和6所示)。通过写入缓冲器148和引导电 路172将端口 2映射到存储体组68。引导电路172将来自存储体组68的读 取数据引导到端口 2和域3。通过端口 3将控制和地址信号提供给控制器 电路170。在一些实施例中，端口 3有时还可以传递用于存储体组68的写 入数据和/或来自存储体组68的读取数据。存储器控制器162可以包括配置 选择电路164以向控制电路170提供命令，以控制引导电路172和相关电 路。
可以将本文所述的存储器控制器和存储芯片包括在各种系统中。例如， 参考图8，芯片174、存储器控制器176以及存储芯片180-1 ...180-N和190-1 ... l卯-N表示本文所述的各种芯片、存储器控制器和存储芯片。导体178-1... 178-N各自表示本文所述的多个单向或双向互连中的一个。如上所述，存储 芯片可以将信号转发到下一个存储芯片。例如，存储芯片180-1 ... 180-N通 过互连186-1 ... 186-N将一些信号转发到存储芯片190-N。信号可以包括命 令、地址和写入数据。信号还可以包括读取数据。如果从芯片180-1... 180-N 向芯片190-1 ... 190-N转发读取数据，那么不必直接向存储器控制器176发送读取数据。在这种情况下，可以在图8的系统中使用从存储器控制器
176到芯片180-1... 180-N的单向信号传输，而非图1-3和5-7的双向信号传 输。可以通过互连188-1 ... 188-N从存储芯片190-1 ... 190-N向存储器控制 器176发送读取数据。并非在所有实施例中都包括互连188-1 ... 188-N。
仍然参考图8，存储芯片180-1 ... 180-N可以位于存储模块182的基板 184的一侧或两侧上。存储芯片190-1 ... 190-N可以位于存储模块192的基 板194的一侧或两侧上。或者，存储芯片180-1 ... 180-N可以位于支撑芯片 174和模块192的母板上。在这种情况下，基板184表示母板的一部分。尽 管图8或其他图示出了单个存储芯片，但可以是一系列的存储芯片。
图9示出存储芯片210-1 ... 210-N位于存储模块基板214的一侧或两侧 上且存储芯片220-1 ... 220-N位于存储模块基板224的一侧或两侧上的系 统。在一些实施例中，存储器控制器200和存储芯片210-1 ...210-N通过缓 冲器212通信，而存储器控制器200和存储芯片220-1 ... 220-N通过缓冲器 212和222通信。在这种带缓冲的系统中，存储器控制器与缓冲器使用的信 号传输可以与缓冲器和存储芯片使用的信号传输不同。这些存储芯片和存 储器控制器200表示本文所述的存储芯片和存储器控制器。 一些实施例可 以包括在图9中未示出的额外导体。
图10示出耦合到包括存储器控制器234的芯片232的第一和第二通道 236和238。将通道236和238分别耦合到存储模块242和244，所述存储 模块242和244包括如本文所述的存储芯片。
在图11中，存储器控制器252 (表示前述存储器控制器的任一种)包 括在芯片250中，所述芯片250还包括一个或多个处理器内核254。输入/ 输出控制器芯片256耦合到芯片250，并且还耦合到无线发送器电路和无线 接收器电路258。在图13中，存储器控制器252包括在集线器芯片274中。 集线器芯片274耦合在芯片270 (其包括一个或多个处理器内核272)和输 入/输出控制器芯片278之间。输入/输出控制器芯片278耦合到无线发送器 电路和无线接收器电路258。如果包括了配置选择电路，其可以位于存储器 控制器中或其他地方。
其他信息和实施例所示和所述的每个互连可以包括多条线路，所述多条线路可以各自为 一个或两个导体。不同互连可以具有相同或不同的宽度。
本发明不局限于任何特定的信号传输技术或协议。例如，信号传输可 以是单端的或差分的。信号传输可以仅包括两个电压电平或两个以上的电 压电平。信号传输可以是单倍数据速率、双倍数据速率、四倍数据速率或 八倍数据速率等。信号传输可以涉及编码符号和/或分组信号。可以独立于 信号或嵌入于信号中传输时钟(或选通)信号。可以使用各种编码技术。 本发明不局限于特定类型的发送器和接收器。可以在发送器和接收器以及 其他电路中使用各种时钟控制技术。图中的接收器符号可以包括初始接收 电路以及相关的锁存和时钟控制电路。芯片之间的互连均可以是点到点的 或均可以为多点布置，或者一些可以是点到点的而其他的为多点布置。
在示出一个或多个模块的图中，可以有一个或多个与所示模块并联和/ 或串联的额外模块。
在附图的系统的实际实施中，会有未示出的额外的电路、控制线，或 许会有互连。当附图示出两个通过导体连接的方框时，可以有未示出的中 间电路。并非意欲将方框的形状和相关尺寸与实际的形状和相关尺寸相关 联。
实施例是本发明的实施方式或实例。在说明书中提到"实施例"、"一 个实施例"、"一些实施例"或"其他实施例"表示至少在本发明的一些实 施例中，而未必在所有实施例中包括结合实施例描述的特定特征、结构或 特点。多处出现"实施例"、"一个实施例"或"一些实施例"未必都是指 相同的实施例。
当提到元件"A"耦合到元件"B"时，元件A可以直接耦合到元件B， 或者可以通过例如元件C间接耦合。
当说明书或权利要求书指出部件、特征、结构、过程或特点A"导致" 部件、特征、结构、过程或特点B时，表示"A"至少是"B"的部分原因， 但还可以有至少一个其他部件、特征、结构、过程或特点在导致"B"时起 辅助作用。
如果说明书指出"可以"、"会"或"可能"包括部件、特征、结构、 过程或特点时，并非必须包括该特定部件、特征、结构、过程或特点。如果说明书或权利要求书提到"一"元件，并不表示仅有一个元件。
本发明不局限于本文所述的特定细节。实际上，在本发明的范围内可 以做出前述描述和附图的很多其他变化。因此，限定本发明范围的是所附 权利要求书，包括对其所做的任何修改。
权利要求
1、一种存储芯片，包括第一和第二存储体组；映射到所述第一存储体组的第一数据端口；以及映射到所述第二存储体组的第二数据端口。
2、 根据权利要求l所述的芯片，其中所述第一和第二数据端口为双向 数据端口 。
3、 根据权利要求l所述的芯片，还包括单向端口，用于接收命令和地 址信号并将它们提供给所述第一和第二存储体组。
4、 根据权利要求l所述的芯片，还包括耦合到所述第一端口的第一写 入缓冲器和耦合到所述第二端口的第二写入缓冲器。
5、 根据权利要求4所述的芯片，还包括耦合在所述第一写入缓冲器和 所述第一存储体组之间的第一端口控制电路以及耦合在所述第二写入缓冲 器和所述第二存储体组之间的第二端口控制电路。
6、 根据权利要求4所述的芯片，还包括耦合在所述第一端口和所述第 一存储体组之间的第一端口控制电路以及耦合在所述第二端口和所述第二 存储体组之间的第二端口控制电路。
7、 根据权利要求l所述的芯片，其中存在通过所述第一数据端口对所 述第一存储体组的并行读写访问以及通过所述第二数据端口对所述第二存 储体组的并行读写访问。
8、 根据权利要求l所述的芯片，还包括映射到第三存储体组的第三数 据端口，并且所述第一、第二和第三存储体组均包括至少两个存储体。
9、根据权利要求l所述的芯片，其中所述第一和第二数据端口为单向数据端口 ，并且所述芯片还包括映射到所述第一存储体组的第三数据端口 以及映射到所述第二存储体组的第四数据端口，其中所述第三和第四数据 组为单向端口。
10、根据权利要求1所述的芯片，还包括耦合在所述第一和第三数据 端口与所述第一存储体组之间的第一接口电路以及耦合在所述第二和第四 数据端口与所述第二存储体组之间的第二接口电路。
11、 一种存储芯片，包括 第一和第二存储体组；映射到所述第一存储体组的第一数据端口 ； 选择性地映射到所述第二存储体组的第二数据端口 ；选择性地映射到所述第二存储体组的组合命令、地址和数据端口；以及引导电路，用于选择所述第二数据端口和所述组合端口与所述第二存 储体组之间的映射。
12、 根据权利要求ll所述的芯片，其中所述第一和第二数据端口为双 向数据端口。
13、 根据权利要求ll所述的芯片，其中存在通过所述第一数据端口对 所述第一存储体组的并行读写访问以及通过所述第二数据端口对所述第二 存储体组的并行读写访问。
14、 一种系统，包括第一芯片，其包括存储器控制器和第一和第二数据端口以及命令和地 址端口；各自包括多个线路的第一、第二和第三互连；第二芯片，其包括 第一和第二存储体组；第一数据端口，其耦合到所述第一芯片的所述第一数据端口并映射到所述第一存储体组；以及第二数据端口，其耦合到所述第一芯片的所述第二数据端口并映射到 所述第二存储体组。
15、 根据权利要求14所述的系统，其中所述第二芯片的所述第一和第 二数据端口为双向数据端口。
16、 根据权利要求14所述的系统，还包括耦合到所述第二芯片的所述 第一端口的第一写入缓冲器以及耦合到所述第二芯片的所述第二端口的第 二写入缓冲器。
17、 根据权利要求14所述的系统，其中存在通过所述第二芯片的所述 第一数据端口对所述第一存储体组的并行读写访问以及通过所述第二芯片 的所述第二数据端口对所述第二存储体组的并行读写访问。
18、 根据权利要求14所述的系统，其中所述第一和第二芯片的所述第 一和第二数据端口为单向数据端口。
19、 根据权利要求14所述的系统，还包括耦合到所述第一芯片的无线 发送器和接收器。
20、 根据权利要求14所述的系统，其中所述第一芯片包括至少一个处 理器内核。
全文摘要
在一些实施例中，芯片包括第一和第二存储体组、映射到第一存储体组的第一数据端口以及映射到第二存储体组的第二数据端口。还描述了其他实施例。
文档编号G06F13/16GK101300558SQ200680041314
公开日2008年11月5日 申请日期2006年12月8日 优先权日2005年12月23日
发明者J·B·哈尔伯特, K·S·贝恩斯, R·B·奥斯本 申请人:英特尔公司