专利名称：电源开启重置控制电路及其操作方法
技术领域：
本发明涉及一种电源开启重置控制电路及其操作方法，其特别用于电子系统的重置。
背景技术：
—般而言，电子产品在开始接电时，都要对其内部的电子电路系统进行重置才能 开始正常工作。电源开启重置(Power on Reset)的方法一般为模拟式的RC电路产生重置 信号以对电子系统进行重置，但该重置信号有可能不会产生。 以芯片(IC)来说，在tl时间时，当外接电源开始下降到芯片(IC)无法工作，但又 没有降到OV时，经过一段时间，电源回复到VDD，电源的变化如图l所示，在这种情况下电源 开启重置(Power on Reset)不良的现象常常会发生，如此一来芯片(IC)未经过初始状态 后的工作可能会不正常甚至完全无法工作。 根据公知技术的案号为095117862的专利，以数值比较的方式来确定是否重置。 在本专利中提到，当数值比较结果需重置时，电路结构的实现方式为再利用判定计数器的 值来确定产生重置的周期，但计数器的值有可能一开始就是预定的值，因此会有重置信号 没有产生的疑虑。
发明内容
鉴于上述问题，本申请发明人经过密集的试验和研究，最后终于开发出一种电源
开启重置控制电路及其操作方法，以克服公知技术的缺陷，并具有产业利用性。 鉴于上述内容，本发明内容提出了一种电源开启重置控制电路，其包括分频器及
移位寄存器，该移位寄存器的时钟输入端电连接于该分频器的输出端，其中当该电源开启
重置控制电路被施加第一 电压时，该分频器通过与该电压相关的起始振荡信号而在该分频
器的该输出端产生分频信号。该移位寄存器的数据输入端接收预设电平，且以先进先出的
操作来输出第一 电源开启重置信号。 该电源开启重置控制电路进一步包括数字式电源开启重置产生电路，其包括该 分频器和该移位寄存器；模拟式电源开启重置产生电路，其产生第二电源开启重置信号，其 中在预设时段中，该第二电源开启重置信号具有重置电平；标志寄存器，其时钟输入端接收 该第一电源开启重置信号，其数据输入端接收该预设电平，其输出端产生标志信号，且该标 志寄存器具有预设端和清除端中的至少一个；及组合逻辑电路，其通过该第一电源开启重 置信号和该第二电源开启重置信号而产生第三电源开启重置信号，其中当该预设电平为 高电平时，该标志寄存器的该清除端接收该第二电源开启重置信号；当该预设电平为第一 低电平时，该标志寄存器的该预设端接收该第二电源开启重置信号；该标志信号和该第三 电源开启重置信号被提供至电子电路；该标志信号的第一状态与该第一电源开启重置信号 产生的特定电平相关；及该标志信号的第二状态与该第二电源开启重置信号产生的该重置 电平相关。
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本发明内容还包括一种电源开启重置控制电路的操作方法，其包括下列步骤 步骤一，将该第一电压施加到该电源开启重置控制电路； 步骤二，通过与该第一电压相关的该振荡信号而产生该分频信号； 步骤三，通过该分频信号而移位未确定的储存数字值，以产生该第一电源开启重
置信号。 本发明的目的主要在于当主要的电源开启重置信号未能重置电子系统时，产生辅 助的电源开启重置信号以重置电子系统，且能克服先前技术的缺点。参阅下文的实施方式 后可更进一步地了解其它目的、特征及功效可。
图1 :VDD在电压下降时的波形图
2 (a 2(b 2(c 2(d 2(e 2(f
3 (a 3(b 3(c 3(d
数字式电源开启重置产生电路的结构方块图； 分频器的内部元件第一实施例中第一移位寄存器的内部元件图； 第一实施例中第一标志寄存器的连接图； 第一实施例中第一重置序号产生重置的时序图 第一实施例中第二重置序号产生重置的时序图 第二实施例中第二移位寄存器的内部元件图； 第二实施例中第二标志寄存器的连接图； 第二实施例中第一重置序号产生重置的时序图 第二实施例中第二重置序号产生重置的时序图
图4 :电源开启重置控制电路的内部结构图。
具体实施例方式
电路设计概念是根据芯片(IC)工作的必要条件是时钟必须起振的想法，利用RC 振荡器或晶体(Crystal)振荡器开始起振与电压相关的起始振荡信号，通过分频器向移位 寄存器发出稳定的移位时钟的信号，开始使寄存器产生位移的该电平以先进先出的方式依 序移位递补，通过移位寄存器的最后一级的输出来作为电源开启重置信号。
请参阅图2(a)，其为数字式电源开启重置产生电路2的结构图，该数字式电源开 启重置产生电路2包括分频器21以及第一移位寄存器22。当第一电压上升到起振电压时， 该振荡器(未显示)开始产生振荡信号P_CLK，该分频器21接收该振荡信号P_CLK，并输出 分频信号S_CLK，该第一移位寄存器22接收该分频信号S_CLK，并输出第一电源开启重置信 号Rstl。 请参阅图2 (b)，其为该分频器21的内部元件图，该分频器21包括多个依序的T型 双稳态多谐振荡器1\ TN，该多个依序的T型双稳态多谐振荡器1\ TN的输入级双稳态 多谐振荡器1\的时钟输入端接收该振荡信号P—CLK，对于该多个依序的T型双稳态多谐振 荡器1\ TN中相邻的前级双稳态多谐振荡器TN—工和后级双稳态多谐振荡器TN，该前级双稳 态多谐振荡器TN—工的输出端电连接于该后级双稳态多谐振荡器TN的时钟输入端。对于分 频器21的结构而言，其也可由计数器(Counter)和逻辑门组成，或由其它有分频功能的电
6路构成，但不限于此。该分频器21的作用在于确保振荡器的起振稳定而可靠，且该分频器 21调整该第一电源开启重置信号Rstl的特定电平的脉冲时间长度，以使电子电路通过该 第一电源开启重置信号Rstl来完成重置。 请参阅图2 (c)，其为该第一移位寄存器22的内部元件图，该第一移位寄存器22包 括多个依序的存储单元A A,，其组成该第一移位寄存器22。该多个依序的存储单元A AN的输入级存储单元&的数据输入端接收预设电平Level,该多个依序的存储单元^ AN 的该每一存储单元的时钟输入端接收该分频信号S—CLK，对于该多个依序的存储单元中相 邻的前级存储单元A吣和后级存储单元AN，该前级存储单元A吣的输出端电连接于该后级 存储单元AN的数据输入端，该多个依序的存储单元Al AN的该每一存储单元的第一预设 端SET接收第二电源开启重置信号Rst2，该多个依序的存储单元& AN的输出级存储单 元AN的输出端产生该第一电源开启重置信号Rst 1 。该电源开启重置控制电路被施加该第 一电压的初始状态，该多个依序的存储单元A AN的每一存储单元储存第一未确定位，以 使该第一移位寄存器22共有多个未确定位。优选实施例为第一 D型双稳态多谐振荡器或 锁存器(Latch) A工 AN。该多个依序的存储单元& AN的数量越多，该多个未确定位相同 的机率越低。该多个未确定位包括特定位，该特定位对应于与该预设电平Level相反的特 定电平，该特定电平用以重置电子电路。 请参阅图2 (d)，其为该第一 电源开启重置信号Rst 1的应用的图，包括该数字式电 源开启重置产生电路2和第一标志寄存器31，优选实施例为第二 D型双稳态多谐振荡器或 锁存器。该第一标志寄存器31的时钟输入端接收该数字式电源开启重置产生电路2的该 第一重置信号Rstl作为第一触发时钟，该第一标志寄存器31的数据输入端接收该预设电 平Level,该第一标志寄存器31的第二清除端CLR接收该第二电源开启重置信号Rst2，该 第一标志寄存器31的输出端产生第一标志信号Flagl，并提供软件重置(Software Reset) 的应用。 请参阅图2(e)，其为当该第二重置信号Rst2未重置而该第一重置信号Rstl发生 重置时，该第一移位寄存器22、该第一标志寄存器31的时序图。请参阅图2 (c)、图2 (d)、 图2(e)，其中第一实施例为当该多个依序的存储单元& AN的N = 4时，假设在该初始状 态的该多个依序的存储单元A A4所储存的该多个未确定位为0111，且该多个依序的存 储单元A A4的输入级存储单元A的数据输入端所接收的该预设电平Level为由该第一 电压所建立的高电平，当该多个依序的存储单元A A4的该每一存储单元的时钟输入端所 接收的该分频信号S_CLK为低电平到该高电平变化时，便会将该多个依序的存储单元& A4的位向下一级存储单元做移位的动作，S卩，第一次该低电平到该高电平变化时，该多个依 序的存储单元~ ~所储存的位为0111 ;第二次该低电平到该高电平变化时，该多个依序 的存储单元A1 A4所储存的位为1011 ;第三次该低电平到该高电平变化时，该多个依序 的存储单元A A4所储存的位为1101 ;第四次该低电平到该高电平变化时，该多个依序的 存储单元A A4所储存的位为1110 ;第五次该低电平到该高电平变化时，该多个依序的存
储单元^ ^所储存的位为1111 ;当该多个依序的存储单元^ A4的最后一级存储单元
A4所储存的位不再发生变化时，此时该第一移位寄存器22的最后一级存储单元A4所输出
的该第一电源开启重置信号Rstl不再产生该特定电平，因此无法产生重置的动作。 当该多个依序的存储单元^ A4的最后一级存储单元^所储存的位为0到1的变化时，且该第一标志寄存器31的数据输入端所接收的该预设电平Level为该第一电压所 建立的该高电平时，该第一标志信号Flagl的电平为该高电平。 该第一实施例为该第二电源开启重置信号Rst2未发生重置的状况，如果是该第 二电源开启重置信号Rst2发生重置的状况，请参阅图2 (f)，其为当该第二重置信号Rst2发 生重置时，该第一移位寄存器22、该第一标志寄存器31的时序图。 请参阅图2 (c)、图2 (d)、图2 (f)，该第二电源开启重置信号Rst2同时将该多个依 序的存储单元A A4的每一个存储单元的电平预设(SET)成该高电平，并且由于不再产生 该特定电平而不再产生重置动作，同时对该第一标志寄存器31清除(CLR)，使该第一标志 信号Flagl为该低电平。 该第一标志寄存器31可判断重置的产生是否由该第二电源开启重置信号Rst2或 是由该第一电源开启重置信号Rstl所引起。当第二电源开启重置信号Rst2未产生重置 时，该第一电源开启重置信号Rstl产生该特定电平，触发该第一标志寄存器31接收该预 设电平Level,当预设电平Level为该第一电压所产生的该高电平时，此时该第一标志信号 Flagl的状态为第一状态，为该高电平，用以通知微控器单元(未显示)，并进行软件重置 (Software Reset);当该第二电源开启重置信号Rst2产生时，将该第一标志寄存器31的 电平清除(CLR)为该低电平，此时该第一标志信号Flagl的状态为第二状态，为该低电平。 因此可通过该第一标志信号Flagl在重置动作发生时的该高电平或是该低电平来判定重 置的动作是否由该第一电源开启重置信号Rstl或是由该第二电源开启重置信号Rst2所产 生。 该第一实施例为当重置电子系统时，该电子系统所需的电源开启重置信号为该低 电平(Active-Low)动作时的例子，以下为当重置该电子系统时，该电子系统所需的电源开 启重置信号为该高电平(Active-High)动作时的例子。 请参阅图3 (a)，其为第二移位寄存器23的内部元件图，该第二移位寄存器23包括 多个依序的存储单元B工 Bw，其组成该第二移位寄存器23。该多个依序的存储单元B工 B,的输入级存储单元B工的数据输入端接收预设电平Level,该多个依序的存储单元B工 B, 的该每一存储单元的时钟输入端接收该分频信号S—CLK，对于该多个依序的存储单元中相 邻的前级存储单元B,—JP后级存储单元B,，该前级存储单元B,—J勺输出端电连接于该后级存 储单元BN的数据输入端，该多个依序的存储单元B工 BN的该每一存储单元的第一清除端 CLR接收第二电源开启重置信号Rst2，该多个依序的存储单元B工 B,的输出级存储单元B, 的输出端产生该第一电源开启重置信号Rstl。 请参阅图3(b)，其为该第一电源开启重置信号Rstl的应用的图，第二标志寄存器 32的时钟输入端接收该数字式电源开启重置产生电路2的该第一重置信号Rstl作为第二 触发时钟，该第二标志寄存器32的数据输入端接收该预设电平Level,该第二标志寄存器 32的第二预设端SET接收该第二电源开启重置信号Rst2，该第二标志寄存器32的输出端 产生第二标志信号Flag2，并提供软件重置(Software Reset)的应用。
请参阅图3(c)，其为当该第二重置信号Rst2未重置而该第一重置信号Rstl发生 重置时，该第二移位寄存器23、该第二标志寄存器32的时序图。请参阅图3 (a)、图3 (b)、 图3(c)，其中第二实施例为当该多个依序的存储单元B工 BN的N = 4时，假设在该初始状 态的该多个依序的存储单元B工 B4所储存的该多个未确定位为1000，且该多个依序的存储单元B工 B4的输入级存储单元B工的数据输入端所接收的该预设电平Level为由地电位 所建立的该低电平，当该多个依序的存储单元B工 B4的该每一存储单元的时钟输入端所接 收的该分频信号S_CLK为低电平到该高电平变化时，便会将该多个依序的存储单元B工 B4 的位向下一级存储单元做移位的动作，即，第一次该低电平到该高电平变化时，该多个依序 的存储单元B工 B4所储存的位为1000 ;第二次该低电平到该高电平变化时，该多个依序的 存储单元B工 B4所储存的位为0100 ;第三次该低电平到该高电平变化时，该多个依序的存 储单元B工 84所储存的位为0010 ;第四次该低电平到该高电平变化时，该多个依序的存储 单元B1 B4所储存的位为0001 ;第五次该低电平到该高电平变化时，该多个依序的存储 单元B! B4所储存的位为0000 ;当该多个依序的存储单元B！ B4的最后一级存储单元B4 所储存的位不再发生变化时，此时该第二移位寄存器23的最后一级存储单元B所输出的该 第一电源开启重置信号Rstl不再产生该特定电平，因此无法产生重置的动作。
当该多个依序的存储单元B工 B4的最后一级存储单元B4所储存的位为0到1的 变化时，且该第二标志寄存器32的数据输入端所接收的该预设电平Level为该地电位所建 立的低电平时，该第二标志信号Flag2的电平为该低电平。 以上的例子为该第二电源开启重置信号Rst2未发生重置的状况，如果是该第二 电源开启重置信号Rst2发生重置的状况，请参阅图3 (d)，其为当该第二重置信号Rst2发生 重置时，该第二移位寄存器23、该第二标志寄存器32的时序图。 请参阅图3 (a)、图3 (b)、图3 (d)，该第二电源开启重置信号Rst2同时将该多个依 序的存储单元B工 B4的每一个存储单元的电平清除(CLR)成该低电平，并且由于不再产生 该特定电平而不再产生重置动作，同时对该第二标志寄存器32进行预设(SET)，使该第二 标志信号Flag2为该高电平。 该第二标志寄存器32可判断重置的产生是否由该第二电源开启重置信号Rst2 或是由该第一电源开启重置信号Rstl所引起。当第二电源开启重置信号Rst2未产生重 置时，该第一电源开启重置信号Rstl产生该特定电平，触发该第二标志寄存器32接收该 预设电平Level,当预设电平Level为该地电位所建立的该低电平时，此时该第二标志信号 Flag2的状态为该第一状态，为该低电平，用以通知微控器单元(未显示)，并作软件重置 (Software Reset);当该第二电源开启重置信号Rst2产生时，将该第二标志寄存器32的 电平预设(SET)为该高电平，此时该第二标志信号Flag2的状态为该第二状态，为该高电 平。因此可由该第二标志信号Flag2在重置动作发生时的该高电平或是该低电平来判定重 置的动作是否由该第二电源开启重置信号Rst2或是由该第一电源开启重置信号Rstl所产 生。 请参阅图4，其为电源开启重置控制电路6的结构图，包括模拟式电源开启重置产 生电路3、该数字式电源开启重置产生电路2、该第一标志寄存器31、组合逻辑电路4和电子 系统5。该第二电源开启重置信号Rst2电连接至该数字式电源开启重置产生电路2和组合 逻辑电路4;该第一电源开启重置信号Rstl电连接至该第一标志寄存器31的时钟接收端 和组合逻辑电路4 ;第三电源开启重置信号Rst3和该第一标志信号Flagl分别电连接至该 电子系统5。 该数字式电源开启重置产生电路2包括该分频器21和该第一移位寄存器22。
该模拟式电源开启重置产生电路3产生该第二电源开启重置信号Rst2，其中在预设时段中，该第二电源开启重置信号Rst2具有重置电平，该重置电平用以重置该电子系统 5。 该第一标志寄存器31的时钟输入端接收该第一电源开启重置信号Rstl，其数据 输入端接收该预设电平Level且为该高电平，该第一标志寄存器31的该清除端(CLR)接 收该第二电源开启重置信号Rst2;该第一标志寄存器31的输出端产生该第一标志信号 Flagl。 该电源开启重置控制电路6的操作方法包括下列步骤
步骤一，将该第一电压施加到该电源开启重置控制电路6 ; 步骤二，当该第一电压上升到起振电压时，开始产生该振荡信号P_CLK，并且通过 与该第一电压相关的振荡信号P_CLK而产生该分频信号S_CLK ; 步骤三，预设二进制储存变量，以在该电源开启重置控制电路6被施加该第一电 压的初始状态时储存该未确定的储存数字值，并且以预设电平填补该二进制储存变量的最 高位来向该二进制储存变量最低位的方向移位，通过该分频信号S_CLK而移位未确定的储 存数字值，以产生该第一电源开启重置信号Rstl。其中该预设电平为高电平和低电平中的 一个。该未确定的储存数字值包括特定位，该特定位对应于与该预设电平相反的特定电平， 当该特定位被移位至该二进制储存变量的最低位且保留在最低位时，该第一电源开启重置 信号具有该特定电平，该特定电平用以重置该电子电路5。 在该电子系统5所需的电源开启重置信号为低电位动作时(Active-Low)，该组合 逻辑电路的优选实施例为与门(AND Gate)，该第二电源开启重置信号Rst2和该第一电源 开启重置信号Rstl分别电连接至该与门(ANDGate)的两个输入，以产生该第三电源开启重 置信号Rst3。当该第二电源开启重置信号Rst2的电平为重置电平(本实施例为该低电平) 或/且当该第一电源开启重置信号Rstl的电平为特定电平(本实施例为该低电平)时，该 第三电源开启重置信号Rst3对该电子系统5进行重置。 当该第二电源开启重置信号Rst2未发生重置时，该第一电源开启重置信号Rstl 产生该特定电平，分别通过该组合逻辑电路4来产生该第三电源开启重置信号Rst3，对该 电子系统5进行重置；通过该第一标志寄存器31使该第一标志信号Flagl为该第一状态， 对该电子系统5进行重置。 当该第二电源开启重置信号Rst2发生重置时，该第二电源开启重置信号Rst2在 预定时段中产生该重置电平，分别对该数字式电源开启重置产生电路2进行重置，使该第 一电源开启重置信号Rstl不再产生该特定电平，使该第一标志寄存器31的该第一标志信 号Flagl为该第二状态，不再对该电子系统5进行重置；同时通过该逻辑电路4来产生该第 三电源开启重置信号Rst3，对该电子系统5进行重置。
权利要求
一种电源开启重置控制电路，包括分频器；及移位寄存器，其时钟输入端电连接于所述分频器的输出端，其中当所述电源开启重置控制电路被施加第一电压时所述分频器通过与所述第一电压相关的振荡信号而在所述分频器的所述输出端产生分频信号；及所述移位寄存器的数据输入端接收预设电平，且以先进先出的操作来输出第一电源开启重置信号。
2. 如权利要求1所述的电源开启重置控制电路，其中 所述振荡信号的时钟和所述分频信号的时钟之间具有分频除数的关系；所述第一电源开启重置信号具有与所述预设电平相反的第一电平，且所述第一 电平持 续一段脉冲时间长度；及所述分频器调整所述第一电源开启重置信号的所述脉冲时间长度，以使电子电路通过 所述第一 电源开启重置信号完成重置。
3. 如权利要求2所述的电源开启重置控制电路，其中 所述分频器包括多个依序的T型双稳态多谐振荡器；所述多个依序的T型双稳态多谐振荡器的输入级双稳态多谐振荡器的时钟输入端接 收所述振荡信号；对于所述多个依序的T型双稳态多谐振荡器中相邻的前级双稳态多谐振荡器和后级 双稳态多谐振荡器，所述前级双稳态多谐振荡器的输出端电连接于所述后级双稳态多谐振 荡器的时钟输入端；及所述分频器利用所述多个依序的T型双稳态多谐振荡器来产生所述分频信号。
4. 如权利要求l所述的电源开启重置控制电路，进一步包括振荡器，当所述第一电压 上升到起振电压时，所述振荡器开始产生所述振荡信号。
5. 如权利要求1所述的电源开启重置控制电路，其中 所述预设电平为高电平和低电平中的一个； 所述移位寄存器包括多个依序的存储单元；在所述电源开启重置控制电路被施加所述第一电压的初始状态时，所述多个依序的存 储单元的每一存储单元储存第一未确定位，以使所述移位寄存器共有多个未确定位；所述多个未确定位包括特定位，所述特定位对应于与所述预设电平相反的特定电平；所述多个依序的存储单元的所述每一存储单元的时钟输入端接收所述分频信号；所述多个依序的单位元存储单元的输入级存储单元的数据输入端接收所述预设电平；对于所述多个依序的存储单元中相邻的前级存储单元和后级存储单元，所述前级存储 单元的输出端电连接于所述后级存储单元的数据输入端；及所述多个依序的存储单元的输出级存储单元的输出端产生所述第一电源开启重置信号。
6. 如权利要求5所述的电源开启重置控制电路，其中所述每一存储单元为双稳态多谐振荡器和锁存器中的一个，且所述双稳态多谐振荡器为第一 D型双稳态多谐振荡器；所述多个依序的存储单元的数量越多，所述多个未确定位为相同的机率越低； 当所述特定位被移位至所述输出级存储单元且保留在所述输出级存储单元时，所述第一电源开启重置信号具有所述特定电平；及 所述特定电平用以重置电子电路。
7. 如权利要求6所述的电源开启重置控制电路，其中 所述每一存储单元进一步具有预设端和清除端中的至少一个；当所述预设电平为所述高电平时，所述每一存储单元的所述预设端接收第二电源开启 重置信号，且所述高电平由所述第一电压建立；及当所述预设电平为所述低电平时，所述每一存储单元的所述清除端接收所述第二电源 开启重置信号，且所述低电平由地电位建立。
8. 如权利要求6所述的电源开启重置控制电路，进一步包括 数字式电源开启重置产生电路，其包括所述分频器和所述移位寄存器； 模拟式电源开启重置产生电路，其产生第二电源开启重置信号，其中在预设时段中，所述第二电源开启重置信号具有重置电平；标志寄存器，其时钟输入端接收所述第一电源开启重置信号，其数据输入端接收所述 预设电平，其输出端产生标志信号，且所述标志寄存器具有预设端和清除端中的至少一个； 及组合逻辑电路，其通过所述第一 电源开启重置信号和所述第二电源开启重置信号而产 生第三电源开启重置信号，其中当所述预设电平为高电平时，所述标志寄存器的所述清除端接收所述第二电源开启重 置信号；当所述预设电平为第一低电平时，所述标志寄存器的所述预设端接收所述第二电源开 启重置信号；所述标志信号和所述第三电源开启重置信号被提供至所述电子电路； 所述标志信号的第一状态与所述第一电源开启重置信号产生的所述特定电平相关；及 所述标志信号的第二状态与所述第二电源开启重置信号产生的所述重置电平相关。
9. 如权利要求8所述的电源开启重置控制电路，其中 所述标志寄存器为第二 D型双稳态多谐振荡器；当所述特定电平为第二低电平且所述重置电平为第三低电平时，所述组合逻辑电路为 与门；当所述第二电源开启重置信号产生所述重置电平时，所述多个依序的存储单元的每一 存储单元被设定为储存与所述预设电平相同的第一电平；及在所述第二电源开启重置信号没有产生所述重置电平的状态时，当所述多个依序的存 储单元所储存的所述多个未确定位不完全相同时，所述第一电源开启重置信号具有重置所 述电子电路的能力且是电平可变的。
10. —种电源开启重置控制电路的操作方法，包括下列步骤 步骤一，将第一电压施加到所述电源开启重置控制电路； 步骤二，通过与所述第一电压相关的振荡信号而产生分频信号；步骤三，通过所述分频信号而移位未确定的储存数字值，以产生第一电源开启重置信号。
11. 如权利要求10所述的操作方法，其中步骤二包括下列步骤 当所述第一电压上升到起振电压时，开始产生所述振荡信号。
12. 如权利要求10所述的操作方法，其中步骤三包括下列步骤预设二进制储存变量，以在所述电源开启重置控制电路被施加所述第一电压的初始状态时储存所述未确定的储存数字值；将所述二进制储存变量最低位的位值和所述第一电源开启重置信号关联；及 以预设电平填补所述二进制储存变量的最高位来向所述二进制储存变量最低位的方向移位。
13. 如权利要求IO所述的操作方法，其中 所述预设电平为高电平和低电平中的一个；所述未确定的储存数字值包括特定位，所述特定位对应于与所述预设电平相反的特定 电平；当所述特定位被移位至所述二进制储存变量的最低位且保留在最低位时，所述第一电 源开启重置信号具有所述特定电平；及 所述特定电平用以重置电子电路。
14. 如权利要求10所述的操作方法，在步骤三之后进一步包括下列步骤 通过所述第一 电源开启重置信号、第二电源开启重置信号和所述预设电平而产生标志信号；通过所述第一电源开启重置信号和所述第二电源开启重置信号而产生第三电源开启 重置信号；及将所述标志信号和所述第三电源开启重置信号提供至所述电子电路。
15. 如权利要求10所述的操作方法，其中 在预设时段中，所述第二电源开启重置信号具有重置电平；所述标志信号的第一状态与所述第一电源开启重置信号产生的所述特定电平相关；及 所述标志信号的第二状态与所述第二电源开启重置信号产生的所述重置电平为相关。
全文摘要
本发明公开了一种电源开启重置控制电路，其包括分频器及移位寄存器，该移位寄存器的时钟输入端电连接于该分频器的输出端，其中当该电源开启重置控制电路被施加第一电压时该分频器通过与该电压相关的起始振荡信号而在该分频器的该输出端产生分频信号，及该移位寄存器的数据输入端接收预设电平，且以先进先出的操作来输出电源开启重置信号。该电源开启重置信号用来帮助主要的电源开启重置信号。
文档编号G06F1/26GK101751097SQ20081017935
公开日2010年6月23日 申请日期2008年12月2日 优先权日2008年12月2日
发明者林春安, 胡闵雄 申请人:盛群半导体股份有限公司