专利名称：一种高速串行总线逻辑分析方法和装置的制作方法
技术领域：
本发明涉及一种高速串行总线逻辑分析方法和装置，属于数据通信技 术领域。
背景技术：
中央处理单元(Central Process Unit,简称CPU)及其外围器件之 间的互i[关4主4主采用局4卩总线，i口夕卜i殳纟且^f牛互连才示准(Peripheral Component Interconnect,简称PCI)局部总线。随着技术的进步，对局部总线的数 据传输速度要求越来越高，于是高速串行总线随之诞生。目前出现的高速 串行总线多种多样，有非标准化的，也有标准化的，例如外设组件高速互 连标准(PCI Express ，简称PCIE)串行总线，PCIE是一种高速串行总 线标准，这些高速串行总线往往有如下特点
(1 ) 总线在器件之间的连接采用点对点连接。
(2) 仅由发送数据总线和接收数据总线组成，而没有同步时钟总 线和其他的控制总线，总线的控制管理采用带内控制。所谓带内控制是指 管理控制信息与数据信息使用统一物理通道进行传送的方法；带外控制与 带内控制相反，是指通过不同的物理通道独立传送管理控制信息和数据信 息的方法。
(3) 同步时钟总线混合于数据总线中，在接收端由接收装置中的 时钟恢复装置提取出同步时钟。
(4) 由于没有带外控制总线，需要采用带内控制协议进行总线控 制，为了区分带内控制命令字和所传输的数据，需要对待传输的控制命令 字和数据(可以是4-比特(bit,简称b)数据或8-bit数据)进行扩展编码，以便区分数据和控制命令字，如PCI Express的8b/10b编码，即 将8bit的字码经过映射的机制转化为10bit的字码。8b/10b编码的作用 是使数据总线上0和1的个数基本趋于一致，达到直流均衡，保证有足够 的跳变沿以便接收器的时钟恢复装置可以恢复出同步时钟。
(5) 为了减少高速总线传输的噪声干扰和电磁干扰，往往以差模 传输的方式进行数据传输。差模信号是指大小相等，方向相反的一对信号， 差模信号的传输称为差模传输。
(6) 为了减少总线传输所需的能量，除了对每个待传输的字进行 8b/10b编码外，还在发送器内在8b/10b编码之前先进行扰码操作，即采 用特殊的数据序列(如伪随机序列)与待发送的数据字码相乘，对待发送 的数据字码进行变换，这样做保证了传输信号线上不会长期重复出现某一 特定的序列串，从而减少传输信号线上某一种空间往复振动电能量和磁能 量对外发送。在接收端采用对应的解扰装置解析出数据。
由于在串行总线上传输的数据经过了如上所述的技术处理，不是常见 的二进制编码的数据序列，使得人们无法直接通过示波器观察高速串行总 线上所传输的数据序列。当人们进行系统调试、测试、传输性能分析或效 率分析时，仅使用示波器已无法完成。
总线数据分析在系统调试测试和系统效能分析往往是非常必要的，例 如系统延迟分析，性能分析，故障分析，甚至是器件问题跟踪定位等。
为了完成系统调试测试和系统分析的目的，人们习惯采用专业设备厂 家提供的逻辑分析仪来分析总线上的数据传输。其测试方法如图1所示。 设备001为PCIE根节点设备(PCIE Root Complex,简称PCIE RC )，设 备003为PCIE端点设备(PCIE Endpoint )，设备001和设备003通过 PCI Express发送总线002和PCI Express 4妄收总线004互耳关，003和004 合称为串行总线，串行总线通过交流耦合电容007耦合连接。测试装置逻 辑分析仪006使用孩i型连接线类型A( SubMiniature version A,简称SMA)测试线缆005连接到PCI Express发送和接收总线获取传输总线上的数据 序列，逻辑分析仪将获取的数据序列解码为可以直接观察的数据。交流耦 合电容为可以隔离直流共模电平，并且保证变化的电势能信号可以无阻碍 的在两端传输的电容器；SMA测试线缆为一种专门用于高速信号测试，连 接待测试信号到测试装置的线缆。
采用高速串行总线逻辑分析仪可以到达总线数据传输分析的目的。但 是专业厂家提供的逻辑分析仪往往价格昂贵，且利用率不高，对于非大规
模的调试测试往往无法达到理想的性价比， 一般的应用设计厂家不愿意承 受这种昂贵的测试设备。
此外由于PCI Express总线是一种点对点连接的高速串行总线，为了 保证传输信号的可靠性，往往要求将PCIE端点设备003断开，而用逻辑 分析仪取代设备003进行模拟测试。这样做的缺点是无法直接在线测试， 在某些场合(如错误定位)中无法应用。
为了实现在线探测，有些逻辑分析厂家釆用了通过中间总线探测装置 (Mid Bus Prober)连接逻辑分析仪到PCIE总线的方法，如图2所示。 中间总线探测装置如图2的008和009。这种装置的工作原理是在原总 线上预留出安装中间总线探测装置的探测点，将中间总线探测装置安装到 预留的探测点上，中间总线探测装置通过探测点从总线上获取总线上所传 输的信号的一小部分能量，然后将这个极低能量的信号在装置上进行放大 和整形，再通过高速传输线缆传送到逻辑分析仪。为了不影响原总线的传 输，中间总线探测装置必须是一种高阻抗、低电容的装置，且必须具有对 高速信号进行放大的能力。由于以上三个特点，中间总线探测装置需要采 用具有非常好的电气特性的器件，其代价是成本相对高，设计复杂。同时， 由于中间总线探测装置是从总线上取出部分能量，不可避免对原总线上的 信号产生影响，如果连接不当有可能使原总线上的信号失真，造成测试不 准确。另外，由于中间总线探测装置是一种相对复杂的电气机械装置，其体积比较大，在一些高密度的设计中，往往无法预留出放置中间总线探测
装置的空间。
发明内容
本发明的目的是提供 一 种高速串行总线逻辑分析方法和装置，在不影 响高速串行总线数据传输的情况下即可以实现对高速串行总线上的传输 数据进行分析。
为实现上述目的，本发明提供了一种高速串行总线逻辑分析方法，所
述方法包括
接收高速串行总线的总线信号，通过信号分路模块将所述总线信号复制 为第一信号和第二信号，将第一信号返回所述高速串行总线，并对第二信号 进行解析得到并行数据。
为了实现上述目的，本发明还提供了 一种高速串行总线逻辑分析装置， 所述装置包括信号分路模块和信号解析模块；
所述信号分路模块用于将所述总线信号复制为第一信号和第二信号，将 第一信号返回所述高速串行总线，并将第二信号发送给信号解析模块；
所述信号解析模块与信号分路模块连接，用于对第二信号进行解析得到 并行数据。
本发明提供了一种易使用低成本的高速串行总线逻辑分析方法和装 置，通过对高速串行总线上的信号进行分路处理，得到的分路信号一路通 过解析用于逻辑分析， 一路返回高速串行总线，在不影响高速串行总线数 据传输的情况下即可以对高速串行总线上的传输数据进行分析，并且设计 简单，成本较低。
图1为现有技术高速串行总线逻辑分析方案一示意图 图2为现有技术高速串行总线逻辑分析方案二示意3为本发明一种高速串行总线逻辑分析方法实施例一示意图 图4为本发明一种高速串行总线逻辑分析方法实施例二示意图 图5为本发明一种高速串行总线逻辑分析方法实施例三示意图 图6为本发明一种高速串行总线逻辑分析方法实施例四示意图 图7为本发明一种高速串行总线逻辑分析装置实施例一示意图 图8为本发明一种高速串行总线逻辑分析装置实施例二示意图 图9为本发明一种高速串行总线逻辑分析装置实施例三示意图 图10为本发明一种高速串行总线逻辑分析装置实施例四示意图 图11为本发明一种高速串行总线逻辑分析装置实施例五示意图 图12为本发明一种高速串行总线逻辑分析装置实施例六示意图
具体实施例方式
本发明提供了一种高速串行总线逻辑分析方法，图3给出了本发明一种 高速串行总线逻辑分析方法实施例一示意图，所述方法包括以下步骤 步骤Sl,接收高速串行总线的总线信号；
步骤S2,通过信号分蹈4莫块将所述总线信号复制为第一信号和第二信号； 例如可以通过高速时钟驱动器将所述总线信号复制为第一信号和第二信
号，高速时钟驱动器为 一种用于增加时钟信号的电流和电压以及输出能力， 或将一路时钟信号增强为多路输出的装置。
发明人在实施本发明的过程中发现，高速时钟驱动器可以对任何经过直 流均衡处理的高速串行总线信号进行分路，其进行分路的原理如下由于 PCIE物理信号是经过8b/10b编码的直流均衡信号，即信号传输线上传输的 每个10bit字码内的编码都保证有足够的0电平变换到1电平或1电平变换 到0电平的跳变沿，同时每个字码中出现的0电平和1电平的凄t量基本平4軒。 PCI Express 1. 0标准中PCIE总线每秒可以传送2. 5G个bit电平信号，PCI Express 2. 0标准中PCIE总线每秒可以传送5G个bit电平信号。如果PCIE传输的每个字码的0电平和1电平交替出现，则PCIE物理信号就是一个1. 25G 赫兹(Hz)或2. 5GHz的时钟信号。而8b/10b编码是几个0和几个1交替出 现的信号，因此PCIE物理信号可以看成是一个在1. 25GHz附近变化或2. 5GHz 附近变化的时钟信号，这个时钟信号可以采用高速时钟驱动器将其驱动复制 为两路输出，两路输出的一路返回原信号传输路径，延续原信号的传输，另 外一路供分析测试使用。由于PCI Express 1. 0信号频率最高达到1. 25GHz， PCI Express 2. G信号频率最高达到2. 5GHz,因此所设计的逻辑分析装置的 高速时钟驱动器需要选用可以驱动1.25GHz以上的高速器件或可以驱动 2. 5GHz以上的高速器件。
本发明适用于对任何经过直流均衡处理的高速串行总线的逻辑分析， 包括且不限于PCIE串4亍总线，例如还包括10吉比特以太网附件单元接口 (X Attachment Unit Interface,简称XAUI )串行总线、系统包接口第 4级第2阶段(System Packet Interface Level 4 Phase 2，简称SPI4. 2 ) 串行总线、串行千兆介质无关接口 (Serial Gigabit Media Independent Interface,简称SGMII )、串行快速输入输出协议(Serial Rapid Input/Output,筒称SRIO)等。
步骤S3，将第一信号返回所述高速串行总线；
步骤S4，对第二信号进行解析得到并行数据，具体可以为对第二信号 进行解扰和解码得到并行数据。例如，由于总线信号是经过扰码操作和8b/10b 编码得到的信号，因此可以通过解扰和8b/10b解码对第二信号进行解析，得 到8bit或16bit的并行数据、管理控制信号、同步时钟信号和总线状态指示 信号。
图4给出了本发明一种高速串行总线逻辑分析方法实施例二示意图，本 实施例除了包括方法实施例一的步骤外，还包括
步骤S5，存储所述并行数据。具体可以通过现场可编程门阵列(Field -Programmable Gate Array,简称FPGA)将并4亍数据存储在内存中，例如所述内存可以为第二代双倍速同步动态随才几存取存储器(Doub 1 e Da ta Ra te 2 Synchronous Dynamic Random Access Memory, 简称DDR2 SDRAM) 。 FPGA是 作为专用集成电3各(Application Specif ic Integrated Circuit,简称ASIC) 领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原 有可编程器件门电路数有限的缺点。对并行数据进行存储便于将数据发送到 终端进4于分析和显示。
图5给出了本发明一种高速串行总线逻辑分析方法实施例三示意图，本 实施例除了包括实施例二的步骤外，还包括
步骤S6，将所述并行数据传送到通用异步收发终端进行保存或显示。所 述通用异步收发终端是一种通用异步收发集中式主机系统，例如可以为个人 计算机(Personal Computer,简称PC)终端。将所述并行数据传送到通用 异步收发终端便于对比较长的数据进行保存、分析和显示。
图6给出了本发明一种高速串行总线逻辑分析方法实施例四示意图，本 实施例除了包括实施例一的步骤外，还包括
步骤S7，将所述并行数据输出到示波器。具体可以使用示波器探头探测 解析得到的并行数据，并发送到示波器，从而实现对高速串行总线上数据的 实时，见测。
本实施例也可以在方法实施例二和方法实施例三的基础上进4亍上述扩展。
本发明还提供了一种高速串行总线逻辑分析装置，图7给出本发明一种 高速串行总线逻辑分析装置实施例一示意图，所述装置包括信号分路模块 Ml和信号解析模块M2;
所述信号分路;漠块Ml用于将所述总线信号复制为第 一信号和第二信号， 将第一信号返回所述高速串行总线，并将第二信号发送给信号解析模块M2;
所述信号分鴻^莫块具体可以为高速时钟驱动器，高速时钟驱动器将高速 串行总线如PCIE系统的总线信号重驱为两路， 一路返回原系统， 一路用于测试。
所述信号解析模块M2与信号分路模块Ml连接，用于对第二信号进行解 析得到并行数据。
所述信号解析模块具体可以为PCIE物理层接口器件(PCIE PHY)，使用 PCIE PHY对第二信号进行解扰和解码得到并行数据，PCIE PHY是实现PCIE 协议物理层功能的器件或者装置，可以实现对PCIE信号的解扰和解码。例如， 由于总线信号是经过扰码操作和8b/10b编码得到的信号，因此可以使用PCIE PHY对第二信号进4亍解4尤和8b/10b解码，得到8bit或16bit的并4亍数据、 管理控制信号、同步时钟信号和总线状态指示信号。
图8给出本发明一种高速串行总线逻辑分析装置实施例二示意图，本实 施例除了包括装置实施例一的结构特征之外，还包括存储模块M3，与信号解 析模块M2连接，用于接收所述并行数据，并存储所述并行数据。
图9给出本发明一种高速串行总线逻辑分析装置实施例三示意图，本实 施例除了包括装置实施例二的结构特征之外，还将所述存储模块M3分为现场 可编程门阵列单元M31和内存单元M32;
所述现场可编程门阵列单元M31用于接收所述并行数据，进行緩存，并 发送给内存单元M32;
所述内存单元M32与现场可编程门阵列单元M31连"f妄，用于存储所述并 行数据。
所述现场可编程门阵列单元具体可以为FPGA，内存才莫块可以为DDR2 SD謹。
所述高速串行总线逻辑分析装置还可以包括通用异步收发终端，用于接 收所述现场可编程门阵列单元发送的所述并行数据，并进行保存或显示。
所述高速串行总线逻辑分析装置还可以包括示波器，用于接收信号解析 模块发送的所述并行数据，并进行显示。
图IO给出本发明一种高速串行总线逻辑分析装置实施例四示意图，本实施例除了包括装置实施例三的结构特征之外，还将所述现场可编程门阵列单
元M31分为解析接口控制器M311、内存接口控制器M312、全局控制器M313 和通用异步收发终端接口控制器M314;
所述解析接口控制器M311用于接收信号解析模块发送的并行数据并进 行缓存，然后发送给内存接口控制器M312;
所述内存接口控制器M312与解析接口控制器M311连接，用于将并行数 据存储到内存单元M32中，以及读取内存单元M32存储的并行数据并发送给 全局控制器M313;
所述全局控制器M313与解析接口控制器M311和内存接口控制器M312连 接，用于将并行数据通过内存接口控制器M312从内存单元M32中读出，并发 送给通用异步收发终端接口控制器M314;
所述通用异步收发终端接口控制器M314与全局控制器M313连接，用于 将全局控制器M313发送的并行数据发送给异步通信终端进行存储和显示。
图ll给出本发明一种高速串行总线逻辑分析装置实施例五示意图，本实 施例为本发明较优实施方案。
本实施例中高速串行总线即为PCIE， PCIE系统由PCIE根节点设备114、 PCIE端点设备121， PCIE发送总线115、 119和PCIE接收总线116、 120,以 及总线交流耦合电容117和118组成。当115、 117、 119组成的发送总线需 要进行逻辑分析测试时，117交流耦合电容需要去掉。
所述高速串行总线逻辑分析装置由如下部件组成高速时钟驱动器102、 PCIE PHY 105、 FPGA 110、 DDR2 SDRAM内存106、通用异步收发(Universal Asynchronous Receiver/Transmitter, 简称UART)终端和示波器113。
所述高速时钟驱动器可以为时钟驱动器ICS 8 5 8 011, PC IE PHY可以为PC IE PHY XIOllOO。
高速时钟驱动器102通过总线101获取PCIE总线信号，将PCIE系统的 PCIE总线信号重驱为两3各，一3各通过总线104返回原系统作为系统通信通道，一路用于测试，通过总线103发送给PCIE PHY 105。
PCIE PHY 105将重驱得到的PCIE串行总线信号进行解码，转换为并行 的8bit或16bit 4言号，并通过总线107发送症合FPGA 110,下面以并4亍的8bit 数据信号为例。
FPGA 110通过总线109将解码后的并4亍PCIE数据存4诸到DDR2 SDRAM内 存106中，并在需要的时候将其通过通用总线111传送到通用异步收发终端 保存或显示，所述通用异步收发终端可以为PC终端。
示波器探头108和示波器113组成的^r测系统可以探测PCIE PHY输出 的并行数据信号，从而还可以实时观测PCIE数据总线上的数据。
总线101连接到^寺测PCIE系统中的115总线。由于此时;f寺测PCIE系统 中的交流耦合电容117已经去掉，115总线的信号流向总线101而没有流向 总线119。总线101取出的信号输入到高速时钟驱动器102，由高速时钟驱动 器102将总线101的输入信号重驱为两路PCIE物理信号分别输出到总线103 和总线104,此时总线103和总线104上的信号完全是总线115上信号的复 制。总线104的信号使用SMA测试线缆重新连接到原PCIE系统中的总线119, 保证原总线的通信路径没有中断，即维持原来的信号传输。总线103上的信 号则作为从总线上取出的原始信号，供后续处理使用。
由于PCIE高速串行总线所承载的信号是高速变化的低能量信号， 一个发 送器发出的信号最多只能驱动一个接收器，因此这种总线两端只允许各连接 一个发送器和一个接收器，即PCIE规范中所说的点对点连接。若直接连接测 试线缆到原传输总线上，则原驱动器需要驱动两个接收器，则可能造成驱动 不足，导致接收器接收数据错误。因此，难以从PCIE高速串行总线上直接取 出测试信号。 一般的逻辑分析仪的做法是采用经过特殊设计的中间总线探测 装置，这种装置仍不可避免对原传输总线上产生影响，且不易使用。
本实施例利用了 PCIE物理信号是经过8b/10b编码的直流均4軒信号的特 性，釆用高速时钟驱动器，利用其进行信号复制，设计了一个取出高速串行总线上信号的电路，实现从PCIE高速串行总线上取出测试信号。
由于PCIE总线上传输的数据序列是经过扰码、8b/10b编码等处理的数 据序列，而非二进制编码序列，这种原始数据无法进行分析。本方案利用PCIE PHY对取出的原始测试信号进行处理输出二进制编码的常^L序列。
总线103的输出是PCIE PHY 105的输入。PCIE PHY 105将输入的串行 数据进行解扰、8b/10b解码等PCIE物理层的技术处理，而后在总线107上 输出8bit并行数据、管理控制信号、同步时钟信号和总线状态指示信号，状 态指示信号指示总线状态，如总线连接情况，总线传输出错情况，总线上的 数据是否有效，总线是否插入扩展字节等。PCIE PHY的输出为解码的8bit 并行数据，即PCIE总线上真实传输的常规编码数据。因此总线107的输出 信号可以直接通过108和113组成的示波器装置直接在线实时观察总线上传 输的数据。
FPGA 110、 DDR2 SDRAM内存106和UART终端组成的存储和显示系统， 保存和输出从PCIE总线上取出的数据供分析使用。
为了实现分析数据自动保存和通过UART终端分析PCIE总线上的数据传 输情况，将总线107的输出信号输入到FPGA 110。 FPGA 110将总线107上的 8bit并行数据存储到DDR2 SDRAM内存106内。同时将存储在DDR2 SDRAM内 存106内的数据通过总线111发送到UART终端112。 UART终端112将传送过 来的数据进行显示并保存。
所述FPGA 110的内部结构i殳计如图12所示。
FPGA 110由PCIE PHY接口控制器202、 DDR2 SDRAM内存接口控制器208、 UART接口控制器210、全局控制器207组成。
PCIE PHY接口控制器202将总线107传送过来的并行数据进行緩存， 然后发送到DDR2 SDRAM内存接口控制器208。
DDR2 SDRAM内存接口控制器208将PCIE PHY接口控制器202传送过来 的数据通过总线109写入DDR2 SDRAM内存。同时DDR2 SDRAM内存接口控制器208还可读出DDR2 SDRAM内存的数据发送到全局控制器207。
UART接口控制器210可以接收总线111发送过来的控制命令，并将控制
命令转发给全局控制器207。也可将全局控制器207发送过来的数据发送到
总线111。
全局控制器207的功能包括
(1 )将要Y呆存PCIE并行数据的DDR2 SDRAM内存的起始地址写入到PCIE PHY接口控制器202中；
(2 )根据PCE PHY接口控制器202的数据长度指示器将数据通过DDR2 SDRAM内存接口控制器2 08从DDR2 SDRAM内存读出，并发送到UART接口控 制器210;
(3 )接收UART接口控制器210传过来的命令字，并进行解析，根据命 令字发送FPGA内部控制信号。
FPGA 110的内部工作过程如下
全局控制器207将要保存PCIE并行数据的DDR2 SDRAM内存的起始地址 写入到202 PCIE PHY接口控制器；
PCIE PHY接口控制器202从起始地址开始存储从PCIE总线提取的并行 数据，进行自动存储地址累加，同时保存操作结束地址和写入到DDR2 SDRAM 内存的总的数据量，并将起始地址更新为操作结束地址。
当全局控制器207接收到UART接口控制器210发送过来的显示数据命令 时，将数据通过DDR2 SDRAM内存接口控制器208 /人DDR2 SDR細内存读出， 并发送到UART接口控制器210，通过UART接口控制器210发送到UART终 端显示并保存，供系统设计者分析使用。
当全局控制器207接收到UART接口控制器210发送过来的清除数据命 令，则将PCIEPHY接口控制器202内的起始地址和结束地址重新置为初始值。 并把写入到DDR2 SDR細内存数据总量重置为0。
为了设计简便，全局控制器207只接收210 UART接口控制器发送过来的显示和清除两种命令，其他命令不执行。
由于高速串行总线如PCIE总线的技术特点，使系统设计者无法仅釆 用常用的设备如示波器对高速串行总线进行分析和测试，而必须添置复杂 且成本较高的逻辑分析设备，借助逻辑分析设备达到系统调试测试的目 的，使用逻辑分析仪往往还需要配置一些不易使用的探测装置，造成测试 困难。同时，由于中间总线探测装置是从总线上取出部分能量，不可避免 对原总线上的信号产生影响，如果连接不当有可能使原总线上的信号失 真，造成测试不准确。
本发明提供了 一种易使用低成本的高速串行总线逻辑分析方法和装 置，通过对高速串行总线上的信号进行分路处理，得到的分路信号一路通 过解析用于逻辑分析， 一路返回高速串行总线，在不影响高速串行总线数 据传输的情况下即可以对高速串行总线上的传输数据进行分析，并且设计 简单，成本较低，本发明还将解析获取的并行数据存储到内存中，以及将 并行数据发送到通用异步收发终端进行保存和显示，便于进行逻辑分析。
本发明装置只需与常用设备如示波器或PC终端等配合即可达到在线高速 串行总线逻辑分析的目的，方便了高速串行总线系统的调试测试。
本发明装置中例举的部件如高速时钟驱动器、PCIE PHY、 DDR2 SDRAM 内存等并不作为对本发明的限制，同类可实现与上述部件相同功能的器件 均可以替换到本发明的装置中，均属于本发明的保护范围。
最后应说明的是以上实施例仅用以说明本发明的技术方案，而非对其 限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术 人员应当理解其依然可以对前述各实施例所记载的技术方案进行修改，或 者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技
术方案的本质脱离本发明各实施例技术方案的精神和范围。
权利要求
1. 一种高速串行总线逻辑分析方法，其特征在于，所述方法包括接收高速串行总线的总线信号，通过信号分路模块将所述总线信号复制为第一信号和第二信号，将第一信号返回所述高速串行总线，并对第二信号进行解析得到并行数据。
2. 根据权利要求1所述的任一高速串行总线逻辑分析方法，其特征在于, 所述信号分路模块具体为高速时钟驱动器。
3. 根据权利要求1或2所述的高速串行总线逻辑分析方法，其特征在于， 所述对第二信号进行解析得到并行数据后，还包括存储所述并行数据。
4. 根据权利要求3所述的高速串行总线逻辑分析方法，其特征在于，所 述存储所述并行数据后，还包括将所述并行数据传送到通用异步收发终端 进行保存或显示。
5. 根据权利要求1或2所述的任一高速串行总线逻辑分析方法，其特征 在于，对第二信号进行解析得到并行数据后，还包括将所述并行数据输出 到示波器。
6. 根据权利要求1或2所述的任一高速串行总线逻辑分析方法，其特征 在于，所述对第二信号进行解析得到并行数据具体为对第二信号进行解扰 和解码得到并行数据。
7. —种高速串行总线逻辑分析装置，其特征在于，包括信号分路模块 和信号解析模块；所述信号分路模块用于将所迷总线信号复制为第一信号和第二信号，将 第 一信号返回所述高速串行总线，并将第二信号发送给信号解析模块；所述信号解析^^莫块与信号分路模块连接，用于对第二信号进行解析得到 并行数据。
8. 根据权利要求7所述的高速串行总线逻辑分析装置，其特征在于，还包括存储模块，与信号解析模块连接，用于接收所述并行数据，并存储所述 并行数据。
9. 根据权利要求8所述的高速串行总线逻辑分析装置，其特征在于，所 述存储模块包括现场可编程门阵列单元和内存单元；所述现场可编程门阵列单元用于接收所述并行数据，进行緩存，并发送 给内存单元；所述内存单元与现场可编程门阵列单元连接，用于存储所述并行数据。
10. 根据权利要求9所述的高速串行总线逻辑分析装置，其特征在于， 还包括通用异步收发终端，用于接收所述现场可编程门阵列单元发送的所述 并行数据，并进行保存或显示。
11. 根据权利要求7-IO所述的任一高速串行总线逻辑分析装置，其特 征在于，还包括示波器，用于接收信号解析模块发送的所述并行数据，并进 行显示。
12. 根据权利要求10所述的高速串行总线逻辑分析装置，其特征在于， 所述现场可编程门阵列单元包括解析接口控制器、内存接口控制器、全局 控制器和通用异步收发终端接口控制器；所述解析接口控制器用于接收信号解析模块发送的并行数据并进行緩 存，然后发送给内存接口控制器；所述内存接口控制器与解析接口控制器连接，用于将并行数据存储到内 存单元中，以及读取内存单元存储的并行数据并发送给全局控制器；所述全局控制器与内存接口控制器和解析接口控制器连接，用于将并行 数据通过内存接口控制器从内存单元中读出，并发送给通用异步收发终端接 口控制器；所述通用异步收发终端接口控制器与全局控制器连接，用于将全局控制 器发送的并行数据发送给异步通信终端进行存储和显示。
全文摘要
本发明提供了一种高速串行总线逻辑分析方法和装置。所述方法包括接收高速串行总线的总线信号，通过信号分路模块将所述总线信号复制为第一信号和第二信号，将第一信号返回所述高速串行总线，并对第二信号进行解析得到并行数据。本发明通过对高速串行总线上的信号进行分路处理，得到的分路信号一路通过解析用于逻辑分析，一路返回高速串行总线，在不影响高速串行总线数据传输的情况下即可以对高速串行总线上的传输数据进行分析。
文档编号G06F11/22GK101546286SQ20091008324
公开日2009年9月30日 申请日期2009年4月30日 优先权日2009年4月30日
发明者黄金灿 申请人:北京星网锐捷网络技术有限公司