专利名称：信号接收电路、存储器控制器、处理器、计算机以及相位控制方法
技术领域：
本发明涉及接收伴随相位变动的信号的电路、包含该电路的装置、以及相位控制的方法，例如涉及对伴随相位变动的信号的相位进行控制的信号接收电路、存储器控制器、处理器、计算机以及相位控制方法。
背景技术：
在接收伴随相位变动的信号的信号接收电路中，例如有DDR存储器接口(MemoryInterface)电路的信号接收电路。DDR (Double Data Rate)存储器是在时钟(CK)信号的正沿和负沿双方进行数据的输入输出，以时钟频率的2倍数据传输速率进行数据传输的存储器。在这样的存储器中，将在存储器控制器的内部生成的内部CK信号发送给DMM(Dual In-line Memory Module)。DIMM根据该CK信号生成数据选通(DQS)信号，将该DQS信号与数据(DQ)信号一同向存储器控制器送出。在存储器控制器侧，由信号接收电路接收这些DQS信号以及DQ信号。在该信号接收电路中，使用DQS信号对DQ信号进行重定时，进而转换成内部时钟。此时，为了利用接收点的锁存电路可靠地接收数据信号，需要内部CK信号与接收数据信号的定时关系位于一定范围内。关于该存储器控制器中的信号接收，公知有一种在存储器控制器内生成与参照时钟不同的时钟相位，使数据选通信号延迟的方案(专利文献I)。公知有一种生成使数据选通信号延迟的第I以及第2定时信号，通过选择性地使用这2个定时信号来避免信号不定状态的方案(专利文献2)。公知有一种在存储器控制器中，在数据选通信号的变化沿获取读出数据的方案(专利文献3)。公知有一种测定数据选通信号与读取时钟的相位差，按照该相位差来增减时钟信号的延迟时间，从而与该时钟信号同步地获取数据信号的方案(专利文献4)。专利文献I:日本特表2007 - 536773号公报专利文献2:日本特开2006 - 107352号公报专利文献3:日本特开平11 - 25029号公报专利文献4:日本特开2008 — 71018号公报然而，对内部时钟信号与接收数据信号的定时关系而言，在构成存储器控制器的LSI (Large Scale Integration)内存在延迟因素,会在接收信号中产生延迟偏差。公知即使传输路长度例如为O〔mm〕，如果以LSI内的接收点锁存器的时钟基准来看，则在接收数据中也存在延迟偏差。该延迟宽度比时钟周期长，甚至比数据宽度长(例如在I〔GT / S〕传输的情况下，数据宽度为1，000〔ps〕)。这样的延迟偏差有可能对数据传输产生妨碍
发明内容
鉴于此，本申请公开的信号接收电路、存储器控制器、处理器、计算机以及相位控制方法的目的在于，使接收信号的相位定时最佳化。为了实现上述目的，本申请公开的信号接收电路具备相位检测部和延迟控制部。上述相位检测部检测接收信号与时钟信号的相位差。上述延迟控制部接收上述相位差，在不超过以规定相位差为单位的延迟量的范围使上述接收信号的相位延迟，当上述相位差超过上述规定相位差时，以上述规定相位差为单位来变更上述接收信号的延迟量。为了实现上述目的，本申请公开的存储器控制器、处理器或者计算机具备上述信号接收电路。为了实现上述目的，本申请公开的相位控制方法包括相位检测步骤和延迟控制步 骤。在相位检测步骤中，执行对接收信号和时钟信号进行比较，来检测相位差的功能。在延迟控制步骤中执行下述功能接收上述相位差，在不超过以规定相位差为单位的延迟量的范围使上述接收信号的相位延迟，当上述相位差超过上述规定相位差时，以上述规定相位差为单位来变更上述接收信号的延迟量。根据本申请公开的接收电路、存储器控制器、处理器、计算机以及相位控制方法，可获得下述那样的效果。(I)由于针对接收信号与时钟信号的相位差，并用以规定相位差为单位的延迟量、和不超过该延迟量的范围内的延迟来消除数据信号的相位变动，所以可使数据信号的定时
最佳化。(2)基于数据信号的定时的最佳化，可以提高数据传输的可靠性。(3)由于并用以规定相位差为单位的延迟量下的延迟、和不超过该延迟量的范围内的延迟来控制延迟量，所以可使延迟处理轻型化，能减小电路规模，实现处理的迅速化。(4)还能够应对负延迟。(5)可以从数据信号的基准相位转换成内部时钟相位，能够获得相位差转换所需要的延迟量(=相位差量)。(6)能够取出对相位差的转换所需要的延迟量进行表示的延迟信息。而且，本发明的其他目的、特征以及优点通过参照附图以及各实施方式能够更加明确。
图I是表示第I实施方式涉及的存储器控制器的图。图2是表示相位控制的处理步骤的一个例子的流程图。图3是表示第2实施方式涉及的信号接收电路、存储器控制器以及存储器的一个例子的图。图4是表示信号接收动作的定时图。图5是表示信号接收动作的定时图。图6是表示接收DQS信号以及DQ信号的定时的定时图。 图7是用于对相位控制进行说明的图。图8是表示多相时钟信号的生成的定时图。图9是表示相位检测部的一个例子的图。
图10是表示相位比较部的一个例子的图。图11是表示相位比较动作的定时图。图12是表示相位比较的逻辑动作以及输出状态的图。图13是表示相位检测部的一个例子的图。图14是表不延迟/[目息的图。图15是表示相位控制的图。图16是用于对时钟转换动作进行说明的图。
图17是表示时钟转换动作的一个例子的定时图。图18是表示时钟转换动作的一个例子的定时图。图19是表示时钟转换动作的一个例子的定时图。图20是表示第3实施方式涉及的信号接收电路的一个例子的图。图21是表示其他实施方式涉及的处理器的一个例子的图。图22是表示其他实施方式涉及的计算机的一个例子的图。图23是表示存储器控制器的比较例的图。图24是表不电路的延迟偏差的试算例的图。图25是表示DIMM上的时钟布线方式的图。图26是表示DMM上的其他时钟布线方式的图。
具体实施例方式〔第I实施方式〕第I实施方式通过相位检测部检测接收信号与时钟信号的相位差。在延迟控制部中根据该相位差设定有以规定相位差(基准相位差)为单位的延迟量。鉴于此，在延迟控制部中，当在不超过该延迟量的范围使接收信号的相位延迟，上述相位差超过上述规定相位差时，以上述延迟量为单位来变更接收信号的相位。规定相位差例如是以90度为单位的相位差，延迟量是以该相位差为单位的延迟量。不超过该延迟量的范围是若将延迟量例如设为90度，则小于90度的相位延迟。参照图I对该第I实施方式进行说明。图I是表示信号接收电路的一个例子的图。图I所示的构成只是一个例子，并不限定于该构成。信号接收电路2是本申请公开的信号接收电路的一个例子，在该实施方式中，设置在与存储器4连接的存储器控制器6中，作为接收信号，例如从存储器4接收相位基准信号、数据信号。该情况下，存储器4是信号源。存储器控制器6是存储器4的接口电路，是数据的输入输出单元，由具备信号接收电路2的LSI (Large Scale Integration)构成。因此，存储器控制器6是本申请公开的存储器控制器的一个例子。存储器4例如是DDR SDRAM(Double Date Rate Synchronous Dynamic Random Access Memory) 该 DDR SDRAM 是通过时钟(CK)信号的二倍速率进行数据传输的存储器。鉴于此，信号接收电路2是根据在LSI内部时钟电路部(例如图23的时钟树部606)中生成的基准时钟(CLK)信号生成CK信号，对接收到该CK信号的存储器4生成的相位基准(DQS)信号以及数据(DQ)信号进行接收的单元。该信号接收电路2具备对DQS信号以及DQ信号的相位进行控制的相位控制部8，该相位控制部8具备相位检测部10、和延迟控制部12。相位检测部10对基于由LSI内部时钟电路部生成的基准CLK信号而在时钟生成部14中生成的CLK信号、与由第一相位延迟部16使相位延迟后的DQS信号进行比较，检测出两者的相位差。该相位差是相位延迟的控制信息，被施加给时钟生成部14，输出表示该相位差的相位差信息(相位延迟信息)DQPHASE。延迟控制部12接收由相位检测部10获得的相位差，在不超过以规定相位差为单位的延迟量的范围使DQS信号的相位延迟，并以上述延迟量为单位来变更DQS信号的相位。鉴于此，该延迟控制部12具备时钟生成部14、第一相位延迟部16、第二相位延迟部18。时钟生成部14例如是接收系统内的基准CLK信号，生成已叙述的CK信号的单元，并且是根据上述相位差，以规定相位差为单位生成相位差不同的CLK信号的单元。如果以90度为单位作为规定相位差，则只要使用对CLK信号进行4分频来生成具有90度相位差的4相CLK信号的分频器即可。相位延迟部16接收由存储器4生成的DQS信号、和来自相位检测部10的相位差，根据该相位差使DQS信号的相位延迟。在该相位延迟部16中，在已叙述的不超过延迟量的范围内使DQS信号的相位延迟，根据该相位延迟使DQ信号的相位延迟。另外,相位延迟部18是相位延迟单元,并且是内部时钟相位的转换单元。当由相位检测部10检测出的相位差超过规定相位差时，从时钟生成部14基于CLK信号对由相位延迟部16使相位延迟后的DQ信号实施相位延迟，并且与CLK信号同步化。由此，输出使相位延迟量最佳化后的DQ信号。参照图2对该相位控制进行说明。图2是表示相位控制的处理步骤的一个例子的流程图。该处理步骤是本申请公开的相位控制方法的一个例子，由信号接收电路2的相位控制部8执行。该相位控制除了第2实施方式、第3实施方式之外，在其他的实施方式中被具体展开。如图2所示，该处理步骤包括相位差检测处理(步骤S11)、和延迟控制处理(步骤S12、S13、S14)。在步骤S12中执行CLK信号生成处理，在步骤S13中执行第I相位延迟处理，在步骤S14中执行第2相位延迟处理。作为该处理步骤的前提处理，存储器4从时钟生成部14接收CK信号，生成DQS信号与DQ信号。DQS信号以及DQ信号被信号接收电路2接收。鉴于此，相位差检测处理(步骤Sll)是执行相位差检测功能的处理，在该处理中，将来自存储器4的DQS信号与来自时钟生成部14的CLK信号进行比较，检测出相位差。该情况下，将该相位差作为相位差信息而输出。CLK信号生成处理(步骤S12)是具有与相位差对应的延迟量的CLK信号的生成处理。在该处理中，根据相位差并以规定相位差为单位设定延迟量，对由时钟生成部14生成的CLK信号设定延迟量，生成具有该延迟量的CLK信号(步骤S12)。第I相位延迟处理(步骤S13)是执行第I相位延迟功能的处理，在该处理中，接收 通过相位差检测处理获得的相位差，在已叙述的不超过以规定相位差为单位的延迟量的范围使DQS信号的相位延迟。该情况下，如果将已叙述的规定相位差例如设为90度，则以不超过该90度的延迟量的范围的延迟量使DQS信号的相位延迟。该情况下，DQ信号的相位也同样地延迟。第2相位延迟处理(步骤S14)是执行第2相位延迟功能的处理，在该处理中，根据被选择的CLK信号所具有的延迟量，使DQ信号的相位延迟。该情况下，DQ信号的相位延迟是以已叙述的规定相位、例如90度为单位的延迟。在该构成中，如果DQS信号与CLK信号的相位差例如是小于90度的相位差，则通过第I相位延迟处理使DQS信号的相位延迟。而且,如果DQS信号与CLK信号的相位差例如是超过90度的相位差，则可以通过以90度的相位差为单位的延迟、和小于90度的相位差量的延迟来使DQ信号的相位延迟。因此，根据这样的相位延迟处理，具有下述那样的优点。(I)可以消除接收到的DQ信号的相位变动，使DQ信号的定时最佳化。还能够应对负延迟。
(3)针对DQS信号与CLK信号的相位差，设定以规定相位差为单位的延迟、和与小于规定相位差的相位差对应的延迟。前者通过CLK信号的选择来对应，后者通过相位延迟部16进行的延迟来对应。在相位差超过规定相位差的情况下，通过前者的延迟与后者的延迟，根据相位差来控制延迟量。由此，可使数据信号的延迟处理轻型化、减小电路规模，从而实现处理的迅速化。〔第2实施方式〕第2实施方式生成以规定相位差为单位的多相的CLK信号，根据该CLK信号对DQ信号设定延迟量。具备对使相位延迟最佳化后的DQ信号进行保持的数据保持部。参照图3对该第2实施方式进行说明。图3是表示信号接收电路、存储器控制器以及存储器的一个例子的图。在图3中，对与图I相同的部分赋予相同的附图标记。信号接收电路2是本申请公开的信号接收电路的一个例子，是例如从存储器4接收数据信号作为信号源的单元。存储器4例如由作为DDR3存储器的DIMM构成。该存储器4与存储器控制器6的信号接收电路2对应地具备输入缓冲器20以及输出缓冲器22、24。鉴于此，信号接收电路2具备相位检测部10、延迟控制部12、时钟生成部14、第一相位延迟部16、第二相位延迟部18、时钟输出部28、相位设定部30、选择器31、数据保持部32。而且，延迟控制部12如已述那样，由时钟生成部14、第一相位延迟部16、第二相位延迟部18构成。时钟生成部14具备时钟发生器34和选择器36。时钟发生器34是生成多相的CLK信号的单元，例如由分频电路构成。在由分频电路构成的情况下，对由LSI内部时钟电路部(例如图23的时钟树部606)生成的CLK信号进行分频，生成多相的CLK信号。在该实施方式中，例如对2 (GHz)的CLK信号进行4分频而得到500 (MHz)的CLK信号，生成了 O度、90度、180度、270度这4相的CLK信号。时钟输出部28具备触发器(FF) 38以及输出缓冲器40，在该实施方式中，从时钟发生器34接收270度的CLK信号，将CK信号向存储器4输出。FF38接收CLK信号，基于该FF38的输出，由输出缓冲器40输出CK信号。在从存储器4读出数据的情况下，存储器4基于由输入缓冲器20从信号接收电路2接收到的CK信号生成DQS信号，并生成与该DQS信号同步的DQ信号。输出缓冲器22输出DQS信号,输出缓冲器24输出DQ信号。DQS信号以及DQ信号为同相。相位设定部30是对DQS信号以及DQ信号设定规定相位(90度)的单元。鉴于此，该相位设定部30在DQS信号侧具备输入缓冲器42、延迟电路(Delay Circuit,以下简称为“DL”)44、反相器46，在DQ信号侧具备输入缓冲器48、FF52、54。DL44是对输入缓冲器42接收到的DQS信号实施90度的相位位移的单元。通过了该DL44的DQS信号是500 (MHz)的突发(Burst) CLK信号。输入缓冲器48接收到的DQ信号基于DQS信号而经由FF52被输出，另外，基于由反相器46反转后的DQS信号而经由FF54被输出。相位检测部10将时钟生成部14生成的CLK信号、与来自相位延迟部16的DQS信号进行比较来检测相位差，输出相位差决定(DQPHASE)信号作为表示该相位差的相位信息。鉴于此，该相位检测部10具备取样保持(S / H)电路56、相位检测器58。S / H电路56对通过相位延迟部16受到相位延迟后的DQS信号进行取样保持，生成相位比较用的2个DQS信号。相位检测器58将这些DQS信号与CLK信号进行比较，检测出相位差，输出已叙述的DQPHASE信号。该DQPHASE信号是表示DQS信号的延迟量的信息信号，作为相位差信息被从信号接收电路2输出，并且施加给相位延迟部16。另外，在被反相器59反转之后，作为选择控制信号施加给选择器36。相位延迟部16是作为以规定相位差为单位的延迟量，例如在小于90度的范围使DQS信号的相位延迟的单元,并且是对DQ信号施加相位延迟的单元。鉴于此,该相位延迟部16具备延迟电路(DL)60、62、64。DL60、62、64设定可变延迟量，该情况下，DL60接收DQPHASE信号，将小于DL60的延迟能力的极限值、即90度的延迟量设定为DQS信号。另外，DL62使来自FF52侧的DQ信号延迟，DL64使来自FF54侧的DQ信号延迟。该情况下的相位延迟是小于DL62、64的延迟能力的极限值、即90度的延迟量。相位延迟部18是作为以规定相位差为单位的延迟量,例如以90度为单位使DQ信号的相位延迟的单元，并且是从DQS相位向内部时钟相位的转换单元。鉴于此，该相位延迟部18具备FF66、68以及反相器70。基于DQPHASE信号的反转信号，接收由选择器36选择的CLK信号，从FF66得到使相位以已叙述的延迟量延迟后的DQ信号。另外，基于由选择器36选择的CLK信号的反转信号，从FF68获得使相位以已叙述的延迟量延迟而转换成内部时钟相位的DQ信号。选择器31是与CLK信号同步地从相位延迟部18的多个输出中选择一个输出的单元。鉴于此，该选择器31接收时钟发生器34的选择器输出(选择控制信号)，在选择信息中使用已叙述的选择器36的输出、即4分频CLK信号，交替选择来自FF66的DQ信号、和来自FF68的DQ信号。数据保持部32是来自FF66、68的DQ信号的保持单元，并且是时钟转换单元，具备FF74。FF74具备DQ信号的保持功能，与CLK信号同步地输出DQ信号。该情况下，FF74输出由选择器31选择出的DQ信号。因此，FF74与CLK信号同步地输出DQ信号，该DQ信号可以从吸收了相位延迟后的DQS相位转换成内部时钟相位。参照图4以及图5对该信号接收动作进行说明。图4以及图5是表示信号的接收动作的定时图。图5表示了图4的定时图的后半部分。在图4 (以及图5)中，A、B、C……I是DQS域，J、K、L......P是I CLK域。为了便于说明，使用图4作为代表图来进行说明。鉴于此，时钟发生器34如图4的A所示被施加CLK信号，在存储器4的输出缓冲器22中如图4的B所示获得DQS信号，在存储器4的输出缓冲器24中获得DQ信号。该DQ 信号如图 4 的 D 所示，由数据 d00、dOl、d02、d03、d04、d05、d06、d07、dlO、dll、dl2、dl3......构成。在DL44的输出侧如图4的C所示，获得使DQS信号位移了 90度相位的信号dqs90。与之对应，在FF52的输出侧如图4的E所示，获得从DQ信号得到的信号dq_even，在FF54的输出侧如图4的F所示，获得从DQ信号得到的信号dq_odd。信号dq_eVen由数据d00、d02、d04、d06、dl0......构成。另外，信号 dq_odd 由数据 d01、d03、d05、d07、dll......构成。在DL60的输出侧如图4的G所示，获得使DQS信号延迟后的信号ddqs。与之对应， 在DL62的输出侧如图4的H所示，获得使DQ信号延迟后的信号ddq_eVen，在DL64的输出侧如图4的I所示，获得使DQ信号延迟后的信号ddq_odd。信ddq_eVen号由数据d00、d02、d04、d06、dl0......构成。另外，信号 ddq_odd 由数据 d01、d03、d05、d07、dll......构成。在时钟发生器34中，如图4的J所示获得从CLK信号得到的信号even_en。另外，在反相器70的输出侧如图4的K所示，获得从CLK信号得到的信号0dd_en。与之对应，在FF66的输出侧如图4的M所示，获得信号Idq_eVen，在FF68的输出侧如图4的N所示，获
得信号 Idq_odd0 Idq_even 由数据 d00、d02、d04、d06、dlO......构成。另外，信号 Idq_
odd 由数据 d01、d03、d05、d07、dll......构成。如图4的L所示，选择器31被从时钟发生器34赋予选择控制信号sel (CLK信号)。与之对应，如图4的O所示，在选择器31中获得信号dqo。该信号dqo由数据d00、dOl、d02、d03、d04、d05、d06、d07、dlO......构成。而且，在FF74的输出侧如图4的P所示，获得输出数据信号0DQ。该输出数据信号ODQ 由数据 d00、dOl、d02、d03、d04、d05、d06、d07......构成。在该定时图中，在处理(a)中使DQS信号的相位延迟90度。该情况下，对应于DQS信号(图4的B)的正沿(从L电平向H电平迁移的电平)，生成信号dqs90 (图4的C)的负沿(从H电平向L电平迁移的电平)。与之对应，执行处理(c)(图4的G、H、I、J)。在处理(b)中，在使相位延迟90度后的DQS信号(dqs90)的上升沿、下降沿获取DQ信号。对应于信号dqs90 (图4的C)的正沿、DQ信号(图4的D)的d02，基于处理(b)的执行获得信号dq_even (图4的E)的数据d02。与之对应，作为处理(d)，获得信号ddq_even(图4的H)的数据d02。处理(c)由延迟控制部12执行，在该处理(C)中，对延迟与定时进行调整，以便使DQS信号延迟后的信号ddqs (图4的G)的下降、与CLK信号(相当500〔MHz〕)的下降的定时一致。当信号ddqs的下降为even_en = L时,基于相位检测部10的输出对DL60的延迟量进行控制，以便与CLK信号的下降沿一致。处理(d)对DQ信号(ddq_even, ddq_odd)赋予和处理(c)相同的延迟。对应于信号dqs90 (图4的C)的负沿、DQ信号(图4的D)的数据d03，基于处理(b)的执行获得信号dq_odd (图4的F)的数据d03。与之对应，在处理(d)中，通过CLK信号获取DQ信号(ddq_even, ddq_odd)。即，在处理(d)中获得信号ddq_odd (图4的I)的数据d03。
处理(e)通过CLK信号获取延迟后的DQ信号(ddq_even，ddq_odd) (B卩，是CLK信号的切换)。基于信号ddq_eVen (图4的H)的数据d02，得到信号Idq_eVen (图4的M)的数据d02。根据信号ddq_odd (图4的I)的数据d03，得到信号Idq_odd (图4的N)的数据d03。即，通过图4的H、I、J、K的处理，对DQS信号执行CLK信号的转换。处理(f)将通过CLK信号获取的DQ信号(ldq_even，ldq_odd)进行多路复用，使其I〔Gbps〕化。基于信号Idq even (图4的Μ)的数据d02得到信号dqo (图4的O)的数据d02，对应于该数据d02，得到输出数据信号ODQ (图4的P)的数据d02。接下来，参照图6对基于DQS信号的DQ信号的获取进行说明。图6是表示接收DQS信号以及DQ信号的定时的图。在从存储器4{例如DDR3存储器(DMM)}读出数据的情况下，存储器4根据从信号接收电路2接收到的CK信号生成DQS信号。将与该DQS信号同步的DQ信号以DDR(DoubleData Rate)输出。DQS信号与DQ信号的相位关系如图6的A以及C所示，DQS信号的变 化与DQ信号的变化为同相位。因此，在信号接收电路2侧，由DL44使DQS信号延迟tCK/4(图6的B)，使DQS信号的变化点位移到DQ信号的变化的中央。图6的B是位移了 tCK /4后的DQS信号(图6的A)。由此，使用DQS信号的两个沿，将DQ信号向信号接收电路2侧取入。接下来，参照图7对DQ信号向内部时钟相位的切换进行说明。图7是用于对相位控制进行说明的图。在信号接收电路2中，将接收到的DQS信号与相位检测器58的4相CLK信号中的一个进行相位比较，求出相位差。由DL60实施延迟处理，以使该相位一致。该DL60进行的延迟由相位检测部10的相位差决定(DQPHASE)信号决定。相位检测器58基于DQPHASE信号将4相CLK信号中的一个与延迟后的DQS信号的相位进行比较，并调整延迟量(=DQPHASE),以使DQS信号的相位与CLK信号的相位相符。该情况下，在DQS信号比CLK信号延迟的情况下，朝向减少延迟量(DQPHASE)的方向进行控制，另外，在DQS信号比CLK信号超前的情况下，朝向增多延迟量(DQPHASE)的方向进行控制。在DL60中，相位的最大延迟量小于tCK / 4 (= 4相CLK信号的相间延迟差)。鉴于此，当需要DL60的最大延迟量以上的延迟时，在使4相CLK信号的选择位移到早I个相量的CLK信号之后，使DL60的延迟量最小，再次进行相位比较。并且，为了获得大的延迟，只要再次增大DL60的延迟量即可。该情况下，当DL60的延迟量再次达到了最大延迟量(可变延迟量的极限)时，只要使4相CLK信号的选择变化成更早I个相量的CLK信号即可。总之，重复小于DL60的最大延迟量的延迟、和基于4相CLK信号的早I个相量的CLK信号的位移的延迟控制。在该延迟控制中，例如若当前延迟差为40度，则以O度相位的CLK信号、和40度相位量的延迟进行相位延迟。若延迟逐渐变大，则只要增大DL60的延迟量即可。该情况下，若延迟变为90度，则由于在DL60中无法实现该延迟，所以将CLK信号切换成270 (- 90)度，该情况下，只要将DL60的延迟设为O即可。鉴于此，在图7中表示了区域I是延迟为O度以上小于90度的范围(黑圆圈)，区域II是延迟为90度以上小于180度的范围(斑点圆圈)，区域III是延迟为180度以上小于270度的范围(斜线圆圈)，区域IV是延迟为270度以上小于360度(O度)的范围(白圆圈)的控制。接下来，参照图8对4相CLK信号的生成进行说明。图8是表示4相CLK信号的生成的定时图。4相CLK信号由时钟发生器34根据基准CLK信号生成。在时钟发生器34由分频电路构成的情况下， 如图8的A所示，当被赋予CLK信号时，对该CLK信号进行分频，如图8的B所示，生成相位差O度的CLK信号。以该相位差O度的CLK信号为基准，生成具有规定相位差的图8的C、D、E所示的CLK信号。图8的C是从相位差O度的CLK信号延迟了时间T1后的相位差90度的CLK信号。图8的D是从相位差O度的CLK信号延迟了时间T2后的相位差180度的CLK信号。图8的E是从相位差O度的CLK信号延迟了时间T3后的相位差270度的CLK信号。接下来，参照图9、图10、图11以及图12对相位检测部10进行说明。图9是表示相位检测部的一个例子的图，图10是表示相位比较部的一个例子的图，图11表示相位检测动作，图12是表示相位比较的逻辑动作以及输出状态的图。相位检测部10如上所述，具备S / H电路56和相位检测器58。S / H电路56如图9所示，接收被DL60延迟后的DQS信号，如果将该DQS信号设为信号a，则生成同等的信号a’、和从信号a使相位稍微延迟(微小延迟)的信号b。相位检测器58使用相位不同的两个信号a’、b来检测CLK信号的相位。相位检测器58中设置有相位比较部80。该相位比较部80如图10所示，设置有第1FF82、第2FF84。各FF82、84被共通施加CLK信号，并对一方的FF82施加了信号a’，对另一方的FF84施加了信号b。对于各DQS信号、信号a’、b以及CLK信号而言,相对于第11图的A所不的DQS信号，在信号a’中如第11图的B所示产生基于DL60的延迟V。另外，相对于信号a’，信号b如第11图的C所示那样产生了微小延迟tSH。虚线rt是比较基准位置。如果这样的DQS信号、信号a’、b以及CLK信号被施加给相位比较部80，则在FF82的输出FF01、FF84的输出FF02中如图12所示，得到相位的延迟信息。关于该相位的延迟信息，I)在输出FFOl = L、FF02 = L的情况下，延迟过多(使DQS的相位提前)。2)在输出FFOl = L、FF02 = H的情况下，延迟相反180度。3)在输出FFOl=H、FF02 = L的情况下，延迟适当(0K)。4)在输出FFOl = H、FF02 = H的情况下，延迟不足(使DQS的相位滞后)。接下来，参照图13、图14以及图15对相位检测部10进行说明。图13是表示相位检测部的一个例子的图，图14是表示延迟信息的图，图15是用延迟信息表示了相位的图。在图13中,对与图3、图9相同的部分赋予了相同的附图标记。相位检测部10中如图13所示，具备S / H电路56以及相位检测器58。相位检测器58具备已叙述的相位比较部80、第I计数器86以及第2计数器88。S / H电路56根据由DL60获得的信号a (= DQS信号)生成信号a’、b。相位比较部80将CLK信号与信号a’、b进行比较，获得输出FF01、FF02 (图10、图12)。各输出FF01、FF02如图13所示,构成相位的延迟信息。该延迟信息例如可以如图14所示,用7〔比特〕的数字信息(即7位的2进数)表示。在该延迟信息中，下3位(3〔比特〕)是针对DL60的延迟控制信息，在该实施方式中，是小于90度的延迟调整信息。中2位(2〔比特〕)是针对时钟生成部14的CLK选择信息，在该实施方式中，是以规定相位差90度为单位的延迟量选择信息。另外，上2位(2〔匕匕特〕)表示第几周期的相位、即其周期次数。是针对时钟生成部14的时钟选择信息，在该实施方式中，是以规定相位差90度为单位的延迟量选择信息。鉴于此，在该相位控制中，S / H电路56生成对DQS信号附加了微小的延迟而得到的信号a进而附加了微小的延迟的信号b。相位检测器58基于信号a’、b与CLK信号的比较来判定DQS信号的相位。计数器86是根据相位比较部80的相位检测的输出来对检测出的相位信号进行积分的单元。该相位信号的积分用于防止误动作。鉴于此，计数器86对相位信号(相位比较部80的输出)进行计数，其计数值被施加给计数器88。如果计数器86的计数值超过了预先决定的规定值(阈值)，则与之对应使计数器88的计数值增加或者减少，将计数器86的计数值复位。存在计数器86的计数值在正侧超过已叙述的阈值的情况、和在负侧超过已叙述的阈值的情况。当其计数值在正侧超过已叙述的阈值时，使计数器88的计数值增加。另外，当其计数值在负侧超过已叙述的阈值时，、使计数器88的计数值减少。计数器88的输出是延迟信息(图14)，该延迟信息被用于DL60的延迟控制、时钟生成部14的CLK选择即相位变更。该延迟信息如图14所示，是任意比特(bit)长的数字量，将其初始值例如设为“0000000”。鉴于此，在DL60中，使用该延迟信息中的下位3〔比特〕来决定自身的通过延迟。在该实施方式中，实现了将90度相位8等分中的一个延迟(O 7 / 8X90度)。如图15所示，是圆周的黑圆圈、斑点圆圈、斜线圆圈、白圆圈的角度。在图15中，是以延迟信息表现了相位的例子。该情况下，由于将I周的360度32等分来表现，所以在图15中，第一象限(I)的延迟信息为xxOOxxx。第二象限(II)的延迟信息为xxOlxxx。第三象限(III)的延迟信息为xxlOxxx。第四象限(IV)的延迟信息为xxllxxx。而且，在延迟为η周的情况下，下5〔比特〕相同。鉴于此，CLK信号的选择使用延迟信息中下位第5〔比特〕以及第4〔比特〕(即中位2〔比特〕)，选择了具有应该选择的相位的CLK信号。这里，如果对DL60例如使用延迟线、且其长度无限，则能够仅由该DL60进行相位调整，但这是不可能的。现实中其长度是有限的，无法只通过该延迟电路来进行相位调整。并且，虽然通过延迟电路能够附加延迟，但无法进行负延迟。鉴于此，当在相位调整中以将90度8等分(将360度32等分)的精度进行延迟调整时，相位延迟信息(图14)的下位3〔比特〕成为小于90度的调整量。该情况下，中位2〔比特〕是在90度单位中使用哪个相位的信息，将其用于对具有以90度为单位的相位延迟的CLK信号的选择。另外，上位2〔比特〕成为表示是第几周期相位的信号。而且，该电路的相位跟踪范围通过用哪个〔比特〕表示该延迟信息来决定。这样，在该相位调整中，通过并用基于DL60的延迟调整、与基于CLK信号的相位选择，增大了 DQ信号的相位调整的自由度。即，设想实现了相位的负延迟、过大的相位延迟双方。因此，与仅通过DL60进行延迟调整的情况相比，具有以下优点。a)虽然DL60与延迟量成比例增大，但在使用了 CLK信号选择的上述构成中，可减小整体的电路规模。b)仅通过增加计数器86、88的比特数，便能够应对十分大的范围(理论上无限大)的延迟。c)还可以应对负延迟。在仅通过DL60实现的情况下，需要附上预料到最小值的补偿(offset)延迟，但在使用了 CLK信号选择的上述构成中，不需要这样的补偿延迟。接下来，参照图16、图17、图18以及图19对时钟切换进行说明。图16是用于对时钟转换动作进行说明的图，图17、图18以及图19是表示时钟转换动作的一个例子的定时图。在图16中,对与图3相同的部分赋予了相同的附图标记。在相位控制部8中，为了说明时钟切换，如图16所示，与已叙述的相位检测部10、延迟控制部12的相位延迟部16、18 —起提取出相位设定部30。即，表示了从信号接收电路 2提取出相位检测部10，从相位设定部30提取出FF52，从相位延迟部16提取出DL60、62，从相位延迟部18提取出FF66。该情况下，在从FF52向FF66传播DQ信号(数据)时，DQS信号的相位发生偏差。针对该相位差别，DL60使用FF52的CLK(DQS)与FF66 (CLK)的相位关系来进行相位延迟(延迟增补)，但由此DL60、62变大，因此无法实现太大的延迟。鉴于此，除了基于DL60、62的相位调整之外，还通过变更在FF66侧设定的CLK信号的相位，来进行时钟切换用的相位控制。即，在相位差超过90度的情况下，以90度的相位为单位变更CLK信号的相位，在小于90度的情况下，由DL60进行相位调整。该情况下，90度单位的相位调整将CLK信号向反方向(使相位超前的方向)控制，在想要等效地增大延迟量的值时，提前了 CLK信号的相位。关于该相位调整，图17是DQS信号(图17的B)的相位比CLK信号(图17的A)稍微(小于90度)前进的情况。该情况下，只要使用DL60并根据DQS信号与CLK信号的相位差Ta 90度)使DQS信号的相位延迟即可。该情况下，通过DL62对DQ信号同样地进行相位调整。如图18所示，在DQS信号(图18的B)的相位比CLK信号(图18的A)大幅(相位差Tb > 90度)超前的情况下，需要使DQS信号的相位大幅延迟。该情况下，并用DL60的延迟和CLK信号的选择。该情况下，如图19所示，如果将CLK信号(图19的A)的相位切换成超前了 90度的CLK信号，则成为该CLK信号(图19的A)与DQS信号(图19的B)的相位稍微错开的状态。如果其相位差Tc小于90度(Tc < 90度)，则只要使用DL60，根据该相位差Tc使DQS信号的相位延迟即可。该情况下，DQ信号被进行CLK信号的变更和基于DL62的相位调整。其结果，进行针对相位延迟的相位控制，可使数据信号的定时最佳化。若对上述实施方式列举特征事项、优点，则如下所述。(I)在上述实施方式中，存储器控制器6的信号接收电路2包括相位检测部10和延迟控制部12。延迟控制部12具备时钟发生器34，根据CLK信号生成了具有规定相位差的4相CLK信号作为多相的CLK信号。相位检测部10中具备将由存储器4生成的DQS信号、与被实施了延迟处理的CLK信号进行比较来求出相位差的相位检测器58。(2)在上述实施方式中，可以基于DL60的延迟量、和基于从4相CLK信号选择的CLK信号的相位选择，来使延迟跟踪信号变化。具体而言，可以根据生成并存储延迟信息(DQPHASE)的计数器86、88的比特数来使延迟跟踪信号变化。
(3)在减少延迟量的情况下，减小DL60的延迟量，不能得到其延迟小于O的延迟。该情况下，通过从4相CLK信号选择早I个相量的CLK信号，使DL60的延迟量最大(=4相CLK信号的相间延迟差)，可获得同样的效果。(4)因此，在信号接收电路2中，能够一边将DQS信号的变化相位、和信号接收电路2中的时钟相位保持为最佳状态,一边将DQ信号(数据)从DQS相位转换成内部时钟相位。并且，可获得相位差转换所需要的延迟量(=相位差量)作为延迟信息，并将其输出。(5)在该信号接收电路2中，只要是用延迟用的缓冲器(8 / 32tck)和生成4个相位不同的波长的时钟发生器34即可。另外，在该信号接收电路2中，能够应对与来自存储器4的DQ信号的高速化相伴的、到达时间的偏差(例如因温度等引起的偏差)，可以将延迟时间等延迟信息通知给处理器等上位电路。在上述电路中，可将该延迟信息用于存储器控制器6的设计、控制等。另外，由于使用时钟发生器34，所以能够通过小的缓冲器来测定延迟时间。 (6)信号接收电路2具备相位检测部10以及延迟控制部12作为相位控制部8，相位检测部10具备将输入数据的相位基准信号(DQS)与内部基准时钟进行比较的相位比较部80。相位检测部10通过与CLK信号的比较来决定并输出DQS信号的延迟量(DQPHASE)。在相位延迟部16中，具备DL60作为接收相位检测部10的输出信号，对输入数据的相位基准信号(DQS)的延迟量进行改变的可变延迟单元。另外，在相位延迟部16中，具备DL62、64作为接收相位检测部10的输出信号，对接收数据的延迟量进行改变的可变延迟单元。另夕卜，延迟控制部12中具备时钟生成部14，该时钟生成部14接收相位检测部10的输出信号，切换分频输出的相位。具体而言，时钟发生器34例如由分频器构成，生成4相的CLK信号。具备选择器36作为该CLK信号的选择单元，从相位检测部10对该选择器36施加延迟信息作为选择信息。其结果，选择器36从4相的CLK信号中选择适合延迟量的CLK信号,输出该CLK信号。而且，信号接收电路2中具备数据保持部32，该数据保持部32例如由FF74构成，获取并保持信号接收电路2的输出数据。(7)S / H电路56也可以由可变延迟器构成。(8)延迟量(DQPHASE)被作为数字量输出。(9)时钟发生器34由分频器构成，对该分频器设定的分频比(CKGEN)被设定为2n(其中，η为I或者2以上的自然数)。(10)可以取代延迟电路而由相位延迟电路构成01^44、50、60、62、64。〔第3实施方式〕第3实施方式使用了第I延迟信息(dqphasel)和第2延迟信息(dqphase2)作为根据相位差得到的延迟信息(DQPHASE)。该情况下，第I延迟信息是以规定相位差为单位的延迟量，是将相位基准信号的相位例如以90度单位变更的延迟量。另外，第2延迟信息是用于在不超过以规定相位差为单位的延迟量的范围使相位基准信号的相位延迟的延迟量。参照图20对该第3实施方式进行说明。图20是表示第3实施方式涉及的信号接收电路的一个例子的图。在图20中,对与图3相同的部分赋予了相同的附图标记。
该实施方式的相位检测部10与上述实施方式相同，具备S / H电路56和相位检测器58。由于S / H电路56与上述实施方式相同，所以省略其说明。 另外，相位检测器58获得第I延迟信息dqphasel和第2延迟信息dqphase2作为延迟信息(DQPHASE)。该情况下，dqphasel是已叙述的延迟信息(图14)的上位4〔比特〕量的信息，dqphase2是已叙述的延迟信息(图14)的下位3〔比特〕量的信息。在该构成中，延迟信息dqphasel被向时钟生成部14侧传递。由此，时钟生成部14输出具有与延迟信息对应的延迟量的CLK信号。该情况下，相位检测器58以及FF66被从时钟生成部14施加同相的CLK信号，FF68被施加其反转的CLK信号。同样，从时钟生成部14对选择器31施加选择控制信号。另外，dq phas2被赋予给DL60、62、64。根据这样的构成，也能够和第2实施方式同样地进行针对与相位差对应的DQS信号、DQ信号的相位延迟。而且，由于各部分的动作波形与第2实施方式(图3、图4及图5)相同，所以将对图3附加的符号附加给图20。由于详细的说明如第2实施方式中叙述那样，所以省略说明。〔其他实施方式〕(I)在上述实施方式中，例示了设置于存储器控制器6的信号接收电路2作为信号接收电路，但本申请公开的信号接收电路并不限定于上述实施方式。例如，本申请公开的信号接收电路可以在存储器控制器6等存储器接口电路以外使用，用于接收伴随相位变动的信号。(2)在上述实施方式中，对存储器控制器6进行了描述，但本申请公开的存储器控制器并不限定于上述实施方式。例如，也可以使用本申请公开的存储器控制器构成处理器100 (图21)，还可以构成计算机200 (图22)。(3)处理器 100 例如构成为 CPU (Central Processing Unit)、MPU (MicroProcessor Unit)。如图21所示，该处理器100也可以将对存储器4的数据传输进行控制的存储器控制器6、和执行运算处理等的单元的运算处理部102并列设置。该情况下，可以在存储器控制器6中构成已叙述的信号接收电路2。根据该构成，也能获得上述实施方式中的效果，可实现数据传输的高速化，提高可靠性。(4)计算机200也可以如图22所示，在设置于CPU202和存储器4之间的芯片组204的内部具备存储器控制器6。该情况下，可以在存储器控制器6中构成已叙述的信号接收电路2。根据该构成，也能获得上述实施方式中的效果，可实现数据传输的高速化，提高可靠性。(5)也可以成为在CPU202的内部具备存储器控制器6，在该存储器控制器6的内部具备已叙述的信号接收电路2的构成。根据该构成，也能获得上述实施方式中的效果，可实现数据传输的高速化，提高可靠性。(6)在上述实施方式中，将作为基准的内部时钟信号的频率设定为2〔GHz〕，使用了将相位比较用的时钟信号分频为500〔MHz〕频率的时钟信号，但并不限定于此。所设定的时钟信号的频率是任意的，上述实施方式中记载的数值只是一个例子。(7)在上述第I实施方式所记载的相位控制的处理步骤(图2)中，也可以包括以上述延迟量为单位，生成具有相位差的多个时钟信号的步骤，根据上述相位差来选择上述时钟信号。并且，可以包括执行下述功能的步骤将被第二相位延迟部18相位延迟后的输出数据保持到数据保持部32中。〔比较例〕比较例是伴随相位变动的信号的信号接收电路，是存储器控制器的信号接收电路的一个例子。参照图23、图24、图25以及图26对该比较例进行说明。图23是表示存储器控制器的比较例的图，图24是表不电路的延迟偏差的试算例的图，图25是表不DI丽上的时钟布线方式的图，图26是表示DIMM上的其他时钟布线方式的图。为了最简单地从DI丽接收DDR信号，只要如图23所示那样构成存储器控制器600即可。存储器控制器600中设置有信号接收电路604作为从DIMM602接收信号的单元，该信号接收电路604中设置有时钟树部606作为赋予时钟信号的单元。时钟树部606以及信号接收电路604由LSI构成。该情况下，信号接收电路604接收输入数据的相位发生变动的信号，构成DDR存储器接口电路的信号接收电路。该信号接收电路604中具备FF电路608、610、612、614、616、DL618、620、输出缓冲器622、输入缓冲器624、626。时钟树部606构成LSI内部时钟电路部，具备反相器628、630、632、634、636、638、640。DIMM602中具备输入缓冲器642、输出缓冲器644。鉴于此，信号接收电路604接收由时钟树部606生成的CLK信号，生成CK信号CKO并向DIMM602发送。DIMM602根据CK信号生成DQS信号，并与DQ信号一同反还给信号接收电路604。在信号接收电路604中，使用DQS信号对DQ信号进行重定时，进而转换成内部时钟。此时，为了利用接收点的锁存器可靠地接收数据，要求内部时钟与接收数据的定时关系处于一定的范围内。如图24所示，在信号接收电路604中被认为延迟偏差的因素包括各种因素。假设全部考虑了这些因素的情况。该情况下，设想信号接收点是位于DL618的输出侧的FF610的输入部(图23)。即使传输路长度为O〔mm〕，如果以构成信号接收电路604的LSI内的接收点锁存器的时钟基准来看，则接收数据也具有982〔ps〕 4，156〔ps〕的延迟偏差。在该宽度(3，174〔ps〕)比时钟周期长，甚至比数据宽度长的(I (GT / S〕传输时，数据宽度为1，000〔ps〕)。由于延迟偏差除了制造因素之外还包括环境因素(电源电压、装置温度)，所以在运转中接收数据相位也不稳定(=跳动)。然而，在DDR接口中如图25所示，针对构成DIMM602的存储器芯片651、652、653、654利用等长星型布线赋予了 CK信号。与此相对，在DDR3接口中新采用了 Flyby布线(图26)这一时钟布线手法。该Flyby布线如图26所示，针对DIMM602的存储器芯片651、652、653、654依次赋予CK信号。通过该Flyby布线，在信号的波形质量这一方面实现了改善。但是，数据收发信号定时在DQS组间不一致。因Flyby布线引起的时钟延迟的偏差最大预计为1000 (ps)程度，该延迟与信号传输速度相比是无法忽视的大小。关于数据发送时的CK信号与DQS信号的定时不一致，在JEDEC (Joint ElectronDevices Engineering Council)标准中规定了其偏差吸收单元作为写入均衡(WriteLeveling)。但是,没有与信号接收时的定时不一致有关的规定。本申请公开的存储器控制器、处理器、计算机或者相位控制方法提出了对DDR3接口等的已叙述的延迟偏差进行吸收的结构。在上述实施方式中，作为已叙述的课题的延迟被改善到与信号传输速度相比可以忽视的程度。如以上所述那样，本申请公开的信号接收电路、存储器控制器、处理器、计算机或者相位控制方法并不限定于上述记载。根据权利要求书记载、或者用于实施发明的方式中、公开的主旨，本领域技术人员显然能够进行各种变形、变更。该变形、变更当然包含在本发明的范围中。工业上的可利用性本申请公开的信号接收电路、存储器控制器、处理器、计算机或者相位控制方法针对信号接收抑制电路上的延迟偏差，提供实用性高的存储器控制器等，是有用的方案。附图标记的说明2 —信号接收电路；4 —存储器；6 —存储器控制器；10 —相位检测部；12 —延迟控制部；14 一时钟生成部；16 —第一相位延迟部；18 —第二相位延迟部； 58 一相位检测器。
权利要求
1.一种信号接收电路，其特征在于，具备 相位检测部，其检测接收信号与时钟信号的相位差；和 延迟控制部，其接收上述相位差，在不超过以规定相位差为单位的延迟量的范围使上述接收信号的相位延迟，当上述相位差超过上述规定相位差时，以上述规定相位差为单位来变更上述接收信号的延迟量。
2.根据权利要求I所述的信号接收电路，其特征在于， 上述延迟控制部具备 第一延迟部，在不超过以上述规定相位差为单位的延迟量的范围使上述接收信号的相位延迟；和 第二延迟部，通过以上述规定相位差为单位变更延迟量，来使上述接收信号的相位延迟。
3.根据权利要求I所述的信号接收电路，其特征在于， 还具备时钟生成部，该时钟生成部生成具有以上述延迟量为单位的相位差的多个时钟信号， 信号接收电路根据上述相位差来选择上述时钟信号。
4.根据权利要求2所述的信号接收电路，其特征在于， 还具备数据保持部，该数据保持部保持由上述第二延迟部使相位延迟后的输出数据。
5.根据权利要求2所述的信号接收电路，其特征在于， 上述第一延迟部是根据上述延迟量使上述接收信号的相位延迟的可变延迟电路。
6.根据权利要求3所述的信号接收电路，其特征在于， 上述时钟生成部是对输入时钟信号进行分频来产生上述时钟信号的分频器，该分频器的分频比为2n，其中，n为I或者2以上的自然数。
7.一种存储器控制器，其特征在于，具备权利要求I 权利要求6中任意一个权利要求所述的信号接收电路。
8.—种处理器，其特征在于，具备权利要求I 权利要求6中任意一个权利要求所述的信号接收电路或者权利要求7所述的存储器控制器。
9.一种计算机，其特征在于，具备权利要求I 权利要求6中任意一个权利要求所述的信号接收电路或者权利要求7所述的存储器控制器或者权利要求8所述的处理器。
10.一种计算机，其特征在于， 在芯片组中具备从存储器接收信号的信号接收电路，该信号接收电路具备 相位检测部，其检测来自上述存储器的接收信号与时钟信号的相位差；和延迟控制部，其接收上述相位差，在不超过以规定相位差为单位的延迟量的范围使上述接收信号的相位延迟，当上述相位差超过上述规定相位差时，以上述规定相位差为单位来变更上述接收信号的延迟量。
11.一种相位控制方法，其特征在于，包括 执行对接收信号和时钟信号进行比较来检测相位差的功能的步骤；和执行接收上述相位差，在不超过以规定相位差为单位的延迟量的范围使上述接收信号的相位延迟，当上述相位差超过上述规定相位差时，以上述规定相位差为单位来变更上述接收信号的延迟量的功能的步骤。
全文摘要
从存储器(4)等信号源接收信号的信号接收电路(2)具备相位检测部(10)和延迟控制部(12)。上述相位检测部(10)检测接收信号与时钟信号的相位差。上述延迟控制部(12)具备第一延迟部(相位延迟部(16))和第二延迟部(相位延迟部(18))。在第一延迟部中接收上述相位差，在不超过以规定相位差为单位的延迟量的范围使上述接收信号的相位延迟。在第二延迟部中，当上述相位差超过上述规定相位差时，以上述规定相位差为单位来变更上述接收信号的延迟量。
文档编号G06F12/00GK102667732SQ20098016306
公开日2012年9月12日 申请日期2009年12月25日 优先权日2009年12月25日
发明者德广宣幸 申请人:富士通株式会社