专利名称：一种基于可编程器件的冗余容错计算机数据同步电路的制作方法
技术领域：
本发明涉及电子计算机和自动化控制技术，基于可编程逻辑器件设计了低成本
的、灵活性的、模块化的和开放性的一种基于可编程器件的冗余容错计算机数据同步电路， 解决了冗余容错计算机数据同步的实时控制问题，实现了冗余容错计算机数据同步智能管 理，保证冗余容错计算机数据同步高可靠性。
背景技术：
自六十年代，随着计算机在一些重要领域的应用，计算机的失效会造成巨大的损 失，具有故障检测和诊断等功能的余度容错高可靠控制系统开始在航天航空等领域应用。 到七十年代，采用比较技术和冗余容错技术的余度容错高可靠系统，应用于通讯和航天等 领域，具备了备份功能、自检功能、自恢复功能，并且一些具有代表性的大型容错冗余系统 也在此期间研制成功。近年来，微电子技术的飞速发展使得嵌入式控制系统广泛应用各个 领域，传统构架的容错高可靠控制系统不能满足在航空航天、国防军工、工业生产、安全控 制等重要领域嵌入式控制系统应用需求，而可编程逻辑器件加载多个微处理器核的技术发 展，为可编程逻辑器件设计容错嵌入式控制系统提供了条件。 现场可编程芯片是指由用户编程来实现所需功能的专用集成电路，采用可编程门 阵列(Field Programmable Gate Array)技术，即由逻辑功能块排列成阵列组成，并由可编 程的互连资源连接这些逻辑功能块实现所需的设计。目前现场可编程芯片规模做得很大， 随着内嵌处理器核技术应用，实现的功能更强，设计的灵活性更大。 基于可编程器件的冗余容错计算机数据同步电路用于容错计算机，国内未见相关 的产品和相关专利。
发明内容
本发明的目的在于提供一种低成本的、灵活性的、模块化的和开放性的基于可编 程器件的冗余容错计算机数据同步电路，用于冗余容错计算机，解决了冗余容错计算机数 据同步的实时控制问题，实现了冗余容错计算机数据同步智能管理，保证了冗余容错计算 机数据同步高可靠性。 基于可编程逻辑器件冗余容错计算机数据同步的电路系统结构见附图l，包括数
据同步软滤波电路，数据同步冗余状态寄存器电路，数据同步冗余同步等待电路，数据同步
冗余表决输出电路，同步状态步记录器电路等，冗余容错计算机数据同步过程由该电路进
行监控，通过数据同步软滤波电路，每个计算机向数据同步冗余状态寄存器写入数据同步
状态，数据同步冗余同步等待电路控制同步等待时间，由数据同步冗余表决输出电路向每
个计算机输出数据同步控制命令位，启动主程序运行，在主程序运行时由同步状态步记录
器实时检测每个计算机的运行进程状态，实现冗余容错计算机中失步通道的切除。 数据同步软滤波电路见附图2，共包含N个通路，每个通路由可编程逻辑单元设计
的高尖峰计数器，低尖峰计数器，或门电路组成，高尖峰计数器主要屏蔽无效状态的有效杂波，低尖峰计数器主要屏蔽有效状态的无效杂波，最后由或门电路输出数据同步信号，保证 信号的真实性。 数据同步冗余状态寄存器电路结构见附图3，由可编程逻辑单元设计的寄存器，分 别存放计算机I同步状态信号，计算机II同步状态信号，……计算机N同步状态信号.
数据同步冗余同步等待电路见附图4，由可编程逻辑单元设计比较电路与数据同 步冗余状态寄存器状态比较，如果还没有完全写入会启动可编程逻辑单元设计的冗余同步 等待时间计数器，在规定的时间内等待未写入复位状态，超出等待时间则认为该复位状态 无效，启动冗余表决输出电路。 数据同步冗余表决输出电路工作原理见附图5，冗余表决输出电路等待数据同步 冗余同步等待电路请求信号就会对计算机I，计算机II……计算机N同步状态进行表决，如 果为N取M的同步表决时，则N个计算机中有M个计算机都有效时该系输出数据同步有效 信号，当N个计算机中有N-M个计算机无效时该系输出数据同步无效信号。
冗余容错计算机正常运行时冗余容错计算机中计算机I同步状态信号，计算机II 同步状态信号，……计算机N同步状态信号输入同步状态步记录器电路，同步状态步记录 器电路主要完成每个计算机进程记录。 本发明实施例的有益效果在于，基于可编程逻辑器件设计了低成本的、灵活性的、 模块化的和开放性的冗余容错计算机数据同步的电路，解决了冗余容错计算机数据同步的 实时控制问题，实现了冗余容错计算机数据同步智能管理，保证了冗余容错计算机数据同 步高可靠性。
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不 构成对本发明的限定。在附图中 图1可编程设计的冗余容错计算机数据同步的电路系统结构； 图2数据同步软滤波电路； 图3数据同步冗余状态寄存器电路结构； 图4数据同步冗余同步等待电路流程框图； 图5数据同步冗余表决输出电路工作原理；
具体实施例方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施方式和附图，对 本发明做进一步详细说明。在此，本发明的示意性实施方式及其说明用于解释本发明，但并 不作为对本发明的限定。 本实施例提供基于可编程器件FPGA设计的冗余容错计算机数据同步的电路，解 决了冗余容错计算机数据同步的实时控制问题，实现了冗余容错计算机数据同步智能管 理，保证了冗余容错计算机数据同步高可靠性。 采用可编程门阵列(Field Programmable Gate Array-FPGA)技术，即由逻辑功能 块排列成阵列组成，并由可编程的互连资源连接这些逻辑功能块实现所需的设计。利用电 子设计自动化EDA工具，采用可编程器件，通过设计芯片来实现系统功能，这种基于芯片的设计方法，能够由设计者定义器件的内部逻辑和管脚，将原来由电路板设计完成的大部分
工作放在芯片中设计进行，不仅通过芯片设计来实现多种数字逻辑系统功能，而且大大减
少了电路图设计和电路板设计的工作量和难度，增强设计灵活性，提高了工作效率。 数据同步软滤波电路，数据同步冗余状态寄存器电路，数据同步冗余同步等待
电路，数据同步冗余表决输出电路，数据同步记录电路等功能模块是基于Altra公司的
EPM3128ATI64可编程器件设计的，基于可编程逻辑器件设计了低成本的、灵活性的、模块化
的和开放性的冗余容错计算机数据同步的电路。 以上所述的具体实施方式
，对本发明的目的、技术方案和有益效果进行了进一步 详细说明，所应理解的是，以上所述仅为本发明的具体实施方式
而已，并不用于限定本发明 的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含 在本发明的保护范围之内。
权利要求
一种基于可编程器件的冗余容错计算机数据同步电路，其特征在于包括同步状态软滤波电路，同步状态寄存器电路，同步状态同步等待电路，同步状态表决输出电路，同步状态步记录器电路等，当冗余容错计算机数据同步后，每个计算机执行一步程序任务，需要通过同步状态软滤波电路向同步状态寄存器写入同步状态，由同步状态同步等待电路以及同步状态表决输出电路控制冗余容错计算机的进程，同步状态步记录器电路主要完成每个计算机进程记录。
2. 根据权利要求1所述的同步状态软滤波电路，其特征在于冗余容错计算机中，计算机I同步状态信号，计算机II同步状态信号，……计算机N 同步状态信号通过数据同步软滤波电路将启动过程中的尖峰和毛剌过滤，保证信号的真实 性。
3. 根据权利要求1所述的同步状态寄存器电路，特征在于冗余容错计算机中计算机I同步状态信号，计算机II同步状态信号，……计算机N同 步状态信号通过数据同步软滤波电路的有效信号写入同步状态寄存器电路各自的状态位。
4. 根据权利要求1所述的同步状态同步等待电路，其特征在于同步状态同步等待电路检测冗余容错计算机中同步状态寄存器电路计算机I，计算机 II……计算机N是否写入同步状态，如果还没有完全写入会启动同步状态同步等待时间计 数器，在规定的时间内等待未写入复位状态，超出等待时间则认为该复位状态无效，启动同 步状态表决输出电路。
5. 根据权利要求1所述的同步状态表决输出电路，其特征在于同步状态表决输出电路等待同步状态同步等待电路请求信号就会对计算机I，计算机II……计算机N同步状态进行表决，如果为N取M的同步表决时，则N个计算机中有M个计 算机都有效时该系输出数据同步有效信号，当N个计算机中有N-M个计算机无效时该系输 出数据同步无效信号。
6. 根据权利要求1所述的同步状态步记录器电路，其特征在于冗余容错计算机正常运行时冗余容错计算机中计算机I同步状态信号，计算机II同步 状态信号，……计算机N同步状态信号输入同步状态步记录器电路，同步状态步记录器电 路主要完成每个计算机进程记录。
全文摘要
本发明提供一种基于可编程器件的冗余容错计算机数据同步电路，包括同步状态软滤波电路，同步状态寄存器电路，同步状态同步等待电路，同步状态表决输出电路，同步状态步记录器电路等，当冗余容错计算机数据同步后，每个计算机执行一步程序任务，需要通过同步状态软滤波电路向同步状态寄存器写入同步状态，由同步状态同步等待电路以及同步状态表决输出电路控制冗余容错计算机的进程，同步状态步记录器电路主要完成每个计算机进程记录。该基于可编程器件的冗余容错计算机数据同步电路，解决了冗余容错计算机数据同步的实时控制问题，实现了冗余容错计算机数据同步智能管理，减轻了冗余容错计算机任务负担，保证了冗余容错计算机数据和程序运行的高可靠性。
文档编号G06F11/16GK101788941SQ20101010199
公开日2010年7月28日 申请日期2010年1月27日 优先权日2010年1月27日
发明者孙磊, 张应洪, 朱纪洪, 王飞 申请人:清华大学