专利名称：协助存储器设备与cpu之间的通信的制作方法
技术领域：
本公开总地涉及存储器设备(memory device) 0
背景技术：
存储器板包括可存储数据的存储器设备。在某些情形中，中央处理单元(CPU)板可从存储器板的存储器设备存储和取回信息(例如数据或指令)。在这些情形中，CPU板和存储器板为了存储和取回数据应当是兼容的。
发明内容
根据本发明的一个方面，提供了一种装置，包括耦合到电路板的一个或多个存储器设备，所述一个或多个存储器设备是根据第二存储器技术来配置的；以及耦合到所述电路板的一个或多个处理器，所述处理器被配置为接收符合第一存储器技术的一个或多个消息；将所述一个或多个消息从所述第一存储器技术转化到所述第二存储器技术；以及将经转化的消息发送到所述一个或多个存储器设备。根据本发明的另一方面，提供了一种方法，包括利用一个或多个处理器接收符合第一存储器技术的一个或多个消息；利用所述处理器将所述一个或多个消息从所述第一存储器技术转化到第二存储器技术；以及将经转化的消息从所述处理器发送到根据所述第二存储器技术配置的一个或多个存储器设备。根据本发明的另一方面，提供了一种装置，包括耦合到电路板的一个或多个存储器设备，所述一个或多个存储器设备是根据第二存储器技术来配置的，所述第二存储器技术是移动双数据速率同步动态随机访问存储器(MDDR SDRAM)存储器技术；以及耦合到所述电路板的一个或多个处理器，所述处理器被配置为接收符合第一存储器技术的一个或多个消息，所述第一存储器技术是单数据速率同步动态随机访问存储器(SDR SDRAM)存储器技术；将所述一个或多个消息从所述第一存储器技术转化到所述第二存储器技术；将经转化的消息发送到所述一个或多个存储器设备；选择所述一个或多个存储器设备之中的第一存储器设备来存储第一数据；以及选择所述一个或多个存储器设备之中的第二存储器设备来存储第二数据。
图1示出了包括具有可用于存储数据的存储器设备的装置的示例的系统；图2示出了可用于图1的装置的布局的示例；图3示出了可用于图1的装置的示例性数据流；并且图4示出了可结合图1的装置使用的数据剥离的示例。
具体实施方 式鍵
根据一个实施例，一种装置包括耦合到电路板的一个或多个存储器设备和一个或多个处理器。这些存储器设备是根据第二存储器技术来配置的。这些处理器被配置为接收符合第一存储器技术的消息，将这些消息从第一存储器技术转化到第二存储器技术，并且将经转化的消息发送到所述存储器设备。ML图1示出了系统5，其包括具有可用于存储数据的存储器设备的装置10的示例。 在图示的示例中，装置10耦合到系统5的中央处理单元(CPU)板12和时钟源14。在某些实施例中，装置10包括电路板20以及耦合到电路板20的一个或多个处理器(例如一个或多个现场可编程门阵列(FPGA))40和一个或多个存储器设备42。存储器设备42可根据第二存储器技术(“存储器设备存储器技术”)来配置。FPGA 40可被配置为接收符合第一存储器技术的一个或多个消息，将这些消息从第一存储器技术转化成第二存储器技术，并且将经转化的消息提供给存储器设备。存储器技术可以指诸如动态随机访问存储器(DRAM)或静态存储器(例如同步静态随机访问存储器(SSRAM))之类的特定类型的存储器的特征。不同类型的存储器的不同存储器技术可具有某些不同的特征，而其他特征可能是相同的。特征的示例包括数据传送速率、带宽和时钟频率。不同的存储器技术可由不同的标准来约束。例如，JEDEC固态技术协会(以前叫做联合电子设备工程委员会(JEDEC))可具有用于一种存储器技术的一种标准和用于另一种存储器技术的另一种标准。在某些实施例中，CPU存储器技术可以是较旧的(或较新的)存储器技术，而存储器设备存储器技术可以是较新的(或较旧的)存储器技术。例如，CPU存储器技术可以是单数据速率同步动态随机访问存储器(SDR SDRAM)存储器技术，而存储器设备存储器技术可以是双数据速率同步动态随机访问存储器(DDR SDRAM)存储器技术。系统5可以在任何适当的环境中实现。例如，系统5可以在诸如通信交换机之类的设备中实现。CPU板12可以作为系统5的监控板工作，并且装置10可以为CPU板12存储信息，例如数据或指令。在CPU板12和装置10之间可传输任何适当的信号。作为一个示例，CPU板12可以向装置10提供电力。作为另一示例，CPU板12可以在装置10处存储信息和/或从装置10取回信息。作为另一示例，CPU板12和装置10可以向彼此传输消息。在一些情况下，CPU板12从装置10取得指令。在一些情况下，CPU板12可以向FPGA 40发送存储器控制消息。在一些情况下，CPU板12和FPGA 40还可以向彼此传输串行存在检测(serial presence detect, SPD)消息(这些消息可符合JEDEC标准)。例如，存储器列(rank)的数目的SPD值可以指示出装置10是在512MB还是IG模式上工作。存储器列的数目在IG模式中可以是2，而在512MB模式中可以是1。作为另一示例，SPD值可以指示出所使用的存储器技术。时钟源14可以向CPU板和装置10提供共同的时钟信号。该时钟可具有任何适当的频率，例如具有在小于100、100至500或大于500兆赫兹(MHz)的范围中的值的频率。 从源到CPU 12的时钟和从源到装置10的时钟可具有匹配到数据比特和其他控制信号的长度。在图示的示例中，装置10包括如图所示耦合的电路板20、接口(IF) 24、一个或多个电压调节器26、发光二极管(LED) 28、串行可编程只读存储器(SPROM) 30、联合测试动作组(JTAG)接口 34、现场可编程门阵列(FPGA)40、以及一个或多个存储器设备42。可以按任何适当的方式来组织存储器设备42。例如，存储器设备42的至少一个子集可被组织成一个或多个存储器组(bank)，其中每个存储器组包括一个或多个存储器设备42。在图示的示例中，存储器设备42被分组成设备42a、42b和42c，其中设备42a形成存储器组A，设备 42b形成存储器组B，并且42c为存储器组A和B执行差错校正码(ECC)操作。
在某些实施例中，电路板20包括可操作来支持和耦合装置10的组件的任何适当的基板。电路板20可包括一块或多块。在某些实施例中，接口 24可与符合与装置10的存储器技术不同的存储器技术的另一接口通信。例如，接口 24可与CPU板12的SDRAM接口
通{曰。在某些实施例中，电压调节器26可用于为FPGA 40和存储器设备42供电并且可将输入电压转换成装置10的组件可使用的输出电压。调节器26可用于将来自CPU存储器技术的电气接口电压转化成存储器设备存储器技术所支持的电气接口电压。例如，调节器 26可提供电压以将3. 3伏(V)低电压晶体管到晶体管逻辑(LVTTL)的电气接口转换成1. 8V 低电压互补金属氧化物半导体(LVCMOS)的电气接口。在图示的示例中，电压调节器26将 3. 3伏转换成1.8伏、1.2伏和2. 5伏。在该示例中，存储器设备42可使用1.8伏，FPGA 40 可使用3. 3伏、2. 5伏、1. 8伏和/或1. 2伏，并且SPROM 30可使用3. 3伏。在某些实施例中，LED 28可用于提供调试指示物。在某些实施例中，LED 28可闪烁以指示出电力供应令人满意、模块不在复位模式中和/或时钟正在运行。在某些实施例中，SPROM 30可用于配置FPGA 40。在某些实施例中，SPROM 30可存储FPGA 40的镜像。存储器设备42可包括被配置为存储数据的任何适当的设备，例如DDR SDRAM,比如移动DDR SDRAM (MDDR SDRAM)或小型双列直插存储器模块(SO-DIMM)。存储器设备42可具有任何适当的速度等级(例如，具有在小于100、100至200或大于200MHz的范围中的值的速度等级)并且具有任何适当的突发长度(例如，等于2的突发长度)。存储器设备42 可具有任何适当的存储器容量，例如具有在小于512MB、512MB至IG或大于IG的范围中的值的容量。存储器设备42可具有任何适当的规格。在某些示例中，存储器设备42可具有双向数据选通信号(DQS)、差分时钟输入、LVCMOS 1.8伏兼容输入、DDR数据总线、等于2的突发长度和/或可编程驱动强度。数据可按任何适当的方式被存储在存储器设备42处。参考图3来更详细描述用于存储数据的技术的示例。在某些实施例中，FPGA 40可被配置为接收符合CPU存储器技术的一个或多个消息，将这些消息从CPU板技术转化成存储器设备存储器技术，并且将经转化的消息提供给存储器设备42。FPGA 40可以转化任何适当的消息，例如存储器命令，比如存储器读取、写入和/或刷新命令。在某些实施例中，CPU存储器技术消息可被阻止并且等同的存储器设备存储器技术消息可被发出。例如，在某些情形中，发起过程和模式寄存器命令权利对于这些存储器技术是不同的。在板启动时，FPGA 40可以阻止CPU存储器技术命令，然后发出等同的存储器设备存储器技术命令。FPGA 40可以在特征之间转化，这些特征在CPU板12和装置10之间是不同的。可能不同的特征的示例包括存储器接口协议、列的地址比特的数目、模式寄存器字段、对驱动强度调整的支持、最小突发长度、电气接口电压或者其他特征。在某些实施例中，FPGA 40可被配置为将CPU存储器技术的定时转化成存储器设备存储器技术的定时。周期可被转化， 以使得读取和/或写入等待时间与第一存储器技术的相同。在某些实施例中，装置10可执行具有软件透明性的转化，即，执行转化不需要软件改变。在某些实施例中，FPGA 40可被配置为将数据剥离到一个或多个存储器设备上。数据剥离包括对顺序的数据进行逻辑分段，例如单个文件。可以按轮循方式将这些片段指派给不同的物理设备。在某些实施例中，FPGA 40可被配置为选择一个或多个存储器设备中的第一存储器设备来存储第一数据，并且选择这一个或多个存储器设备中的第二存储器设备来存储第二数据。在某些其他实施例中，FPGA 40可以将冗余嵌入到剥离中，这样对于存储在装置10上的数据可以产生更高的可靠性。在某些实施例中，FPGA 40可被配置为实现串行存在检测(SPD)特征。在某些实施例中，SPD特征可以向CPU板12标识存储器设备42的技术，并且可以将用来访问存储器设备42的定时告知CPU板12。图2示出了可用于装置10的布局的示例。在该示例中，装置10包括如图所示耦合的末端端接(end termination) 50 (50a-b)、存储器设备42a、42b和42c、数据总线 56(56a-d)、地址总线54、FPGA 40、信号扇出58以及PCB边缘连接器60。端接50可以是外部总线端接。在某些实施例中，装置10可具有外部管芯端接，而没有管芯上端接，这样可以降低功率。地址总线54指定用于读取或写入的存储器位置的地址。数据总线56传送数据。扇出58和边缘连接器60可具有与CPU 12的引脚输出相匹配的引脚输出。例如，该引脚输出可由针对SDRAM 144引脚SO-DI匪模块的JEDEC标准(JESD) 21-C规范来给出。在某些实施例中，边缘连接器60可位于CPU板12上。图3示出了可用于装置10的示例性数据流。存储器设备42可具有任何适当的存储器数据宽度，例如具有在8至32或大于32比特的范围中的值的宽度。在图示的示例中， 存储器设备42可具有16比特的存储器数据宽度。可以针对任何适当的周期配置突发。在图示的示例中，突发被配置成2(—个两拍周期)以在每次访问时推/拉32比特数据。可以按任何适当的方式来剥离比特。在图示的示例中，32比特的最高有效比特被剥离到存储器组A 42a，并且32比特的最低有效比特被剥离到存储器组B 42b。八比特的差错校正码 (ECC)被剥离到存储器设备42c。图4示出了可结合装置10使用的数据剥离的示例。可以按任何适当的方式来剥离比特。图示的示例示出了两组总线之一。CSO和CSl是SDRAM侧芯片选择。在图示的示例中，SDRAM侧D0-D31剥离到存储器设备U4、U14、U5、U13。SDRAM侧D32-D63剥离到 MDDR 存储器设备U1、U16、U2、U15。SDRAM侧D64-D71剥离到MDDR存储器设备U3。在不脱离本发明的范围的情况下，可对这里公开的系统和装置进行修改、添加或省略。系统和装置的组件可被集成或分离。例如，装置10的组件可位于一个或多个板20上。 另外，系统和装置的操作可由更多、更少或其他组件来执行。例如，存储器设备40和SPROM 30的操作可由一个组件执行，或者FPGA 40的操作可由不止一个组件来执行。此外，可利用包括软件、硬件和/或其他逻辑在内的任何适当的逻辑来执行系统和装置的操作。本文档中使用的“每个”指的是集合的每个成员或者集合的子集的每个成员。在不脱离本发明的范围的情况下，可对这里公开的方法进行修改、添加或省略。方法可包括更多、更少或其他步骤。此外，可以按任何适当的顺序来执行步骤。
这里公开的系统和装置的组件可包括接口、逻辑、存储器和/或其他适当的元件。 接口接收输入，发送输出，处理输入和/或输出，以及/或者执行其他适当的操作。接口可包括硬件和/或软件逻辑执行组件的操作，例如运行指令以从输入生成输出。逻辑可包括硬件、软件和 /或其他逻辑。逻辑可被编码在一个或多个有形介质中并且在被计算机运行时可执行操作。 诸如处理器之类的特定逻辑可管理组件的操作。处理器的示例包括一个或多个计算机、一个或多个微处理器、一个或多个应用和/或其他逻辑。在特定实施例中，实施例的操作可由一个或多个计算机可读介质来执行，该一个或多个计算机可读介质编码有计算机程序、软件、计算机可运行指令和/或能够被计算机运行的指令。在特定实施例中，实施例的操作可由一个或多个计算机可读介质来执行，该一个或多个计算机可读介质存储着、包含有和/或编码有计算机程序和/或具有存储的和/ 或编码的计算机程序。存储器存储信息。存储器可包括一个或多个非暂态的、有形的、计算机可读的和 /或计算机可运行的存储介质。存储器的示例包括计算机存储器(例如，随机访问存储器 (RAM)或只读存储器(ROM))、大容量存储介质(例如，硬盘)、可移除存储介质(例如，压缩盘(CD)或数字视频盘(DVD))、数据库和/或网络存储装置(例如，服务器)、和/或其他计算机可读介质。这里公开的系统和装置的组件可通过任何适当的通信网络来耦合。通信网络可包括以下各项中的一个或多个的全部或一部分公共交换电话网(PSTN)、公共或私有数据网络、局域网(LAN)、城域网(MAN)、广域网(WAN)、本地、地区或全球通信或计算机网络(例如因特网)、有线或无线网络、企业内联网、其他适当的通信链路、或者前述任何项的任何组
I=I O虽然已经就某些实施例对本公开做出了描述，但本领域的技术人员将清楚实施例的更改和置换。因此，以上对实施例的描述不约束本公开。在不脱离由权利要求限定的本公开的精神和范围的情况下，其他变化、替换和更改是可能的。
权利要求
1.一种装置，包括耦合到电路板的一个或多个存储器设备，所述一个或多个存储器设备是根据第二存储器技术来配置的；以及耦合到所述电路板的一个或多个处理器，所述处理器被配置为 接收符合第一存储器技术的一个或多个消息；将所述一个或多个消息从所述第一存储器技术转化到所述第二存储器技术；以及将经转化的消息发送到所述一个或多个存储器设备。
2.如权利要求1所述的装置，所述处理器被配置为将所述第一存储器技术的定时转化成所述第二存储器技术的定时。
3.如权利要求1所述的装置所述第一存储器技术是较旧的存储器技术；并且所述第二存储器技术是较新的存储器技术。
4.如权利要求1所述的装置所述第一存储器技术是单数据速率同步动态随机访问存储器(SDR SDRAM)存储器技术；并且所述第二存储器技术是移动双数据速率同步动态随机访问存储器(MDDR SDRAM)存储器技术。
5.如权利要求1所述的装置，所述处理器被配置为选择所述一个或多个存储器设备之中的第一存储器设备来存储第一数据；以及选择所述一个或多个存储器设备之中的第二存储器设备来存储第二数据。
6.如权利要求1所述的装置，所述处理器被配置为选择所述存储器设备之中的第一组存储器设备来存储数据的最高有效比特；以及选择所述存储器设备之中的第二组存储器设备来存储数据的最低有效比特。
7.如权利要求1所述的装置，所述处理器被配置为选择所述一个或多个存储器设备之中的一个存储器设备来存储数据的差错校正码。
8.如权利要求1所述的装置，所述处理器被配置为 将数据剥离到所述一个或多个存储器设备上。
9.如权利要求1所述的装置，所述存储器设备是小型双列直插存储器模块(SO-DIMM)。
10.如权利要求1所述的装置，所述处理器被配置为实现串行存在检测(SPD)特征，用于向计算机标识所述一个或多个存储器设备；以及将用来访问所述一个或多个存储器设备的定时告知所述计算机。
11.一种方法，包括利用一个或多个处理器接收符合第一存储器技术的一个或多个消息； 利用所述处理器将所述一个或多个消息从所述第一存储器技术转化到第二存储器技术；以及将经转化的消息从所述处理器发送到根据所述第二存储器技术配置的一个或多个存储器设备。
12.如权利要求11所述的方法，还包括利用所述处理器将所述第一存储器技术的定时转化成所述第二存储器技术的定时。
13.如权利要求11所述的方法所述第一存储器技术是较旧的存储器技术；并且所述第二存储器技术是较新的存储器技术。
14.如权利要求11所述的方法所述第一存储器技术是单数据速率同步动态随机访问存储器(SDR SDRAM)存储器技术；并且所述第二存储器技术是移动双数据速率同步动态随机访问存储器(MDDR SDRAM)存储器技术。
15.如权利要求11所述的方法，还包括选择所述一个或多个存储器设备之中的第一存储器设备来存储第一数据；以及选择所述一个或多个存储器设备之中的第二存储器设备来存储第二数据。
16.如权利要求11所述的方法，还包括选择所述存储器设备之中的第一组存储器设备来存储数据的最高有效比特；以及选择所述存储器设备之中的第二组存储器设备来存储数据的最低有效比特。
17.如权利要求11所述的方法，还包括选择所述一个或多个存储器设备之中的一个存储器设备来存储数据的差错校正码。
18.如权利要求11所述的方法，还包括 将数据剥离到所述一个或多个存储器设备上。
19.如权利要求11所述的方法，所述存储器设备是小型双列直插存储器模块 (SO-DIMM)。
20.如权利要求1所述的方法，还包括实现串行存在检测(SPD)特征，用于 向计算机标识所述一个或多个存储器设备；以及将用来访问所述一个或多个存储器设备的定时告知所述计算机。
21.一种装置，包括耦合到电路板的一个或多个存储器设备，所述一个或多个存储器设备是根据第二存储器技术来配置的，所述第二存储器技术是移动双数据速率同步动态随机访问存储器(MDDR SDRAM)存储器技术；以及耦合到所述电路板的一个或多个处理器，所述处理器被配置为 接收符合第一存储器技术的一个或多个消息，所述第一存储器技术是单数据速率同步动态随机访问存储器(SDR SDRAM)存储器技术；将所述一个或多个消息从所述第一存储器技术转化到所述第二存储器技术； 将经转化的消息发送到所述一个或多个存储器设备；选择所述一个或多个存储器设备之中的第一存储器设备来存储第一数据；以及选择所述一个或多个存储器设备之中的第二存储器设备来存储第二数据。
22.如权利要求21所述的装置，所述处理器被配置为将所述第一存储器技术的定时转化成所述第二存储器技术的定时。
23.如权利要求21所述的装置，所述处理器被配置为选择所述存储器设备之中的第一组存储器设备来存储数据的最高有效比特；以及选择所述存储器设备之中的第二组存储器设 备来存储数据的最低有效比特。
24.如权利要求21所述的装置，所述处理器被配置为选择所述一个或多个存储器设备之中的一个存储器设备来存储数据的差错校正码。
全文摘要
本发明公开了协助存储器设备与CPU之间的通信。根据一个实施例，一种装置包括耦合到电路板的一个或多个存储器设备和一个或多个处理器。这些存储器设备是根据第二存储器技术来配置的。这些处理器被配置为接收符合第一存储器技术的消息，将这些消息从第一存储器技术转化到第二存储器技术，并且将经转化的消息发送到所述存储器设备。
文档编号G06F12/00GK102253892SQ201010532198
公开日2011年11月23日 申请日期2010年10月29日 优先权日2010年5月20日
发明者拉杰什·艾德姆拉, 韦瑞恩·帕特尔 申请人:思科技术公司