专利名称：用于生物启发型网络的通信和突触训练方法及硬件的制作方法
技术领域：
本发明的某些实施例总体上涉及神经系统工程，并且更具体地，涉及一种用于在生物启发型网络中训练突触的方法及装置。
背景技术：
在生物启发型计算设备中，在计算节点(神经元)之间的通信借助锋电位(spike)的速率和相对时序来进行。神经网络的功能可以由神经元到神经元的连接的强度来表示，该神经元到神经元的连接称为突触。这些强度或者“突触权重”可以不断地由网络根据在突触前锋电位发放与突触后锋电位发放之间的相对时序来调整。理想情况下，实现用于突触训练的电路，以使得突触连接利用最小可能数量的器件。这是因为每个神经元的突触数量通常在10，000左右，导致对于具有I百万个神经元的典型生物网络，突触总数量达到100亿个。在生物启发型网络的领域中已经提出了由脉冲宽度调制(PWM)信号训练的每突触一个器件的概念。然而，需要大量通道用于在每一对神经元之间进行通信。另外，在权重训练事件以外，突触权重可能被非故意地改变。于是这些改变需要通过施加相反极性的训练PWM信号来取消。然而，这使得系统的实现复杂化，并导致高电流和功耗。
发明内容
本发明的某些实施例提供了一种电路，用于对接神经系统中两个或更多个神经元电路。电路总体上包括忆阻器，其连接在第一神经元电路与第二神经元电路之间；突触前接口电路，其将所述第一神经元电路与所述忆阻器相连接；及突触后接口电路，其将所述忆阻器与所述第二神经元电路相连接。所述突触前接口电路和突触后接口电路可以包括高阻抗终端。本发明的某些实施例提供了一种方法，用于实现用以对接神经系统中两个或更多个神经元电路的电路。所述方法总体上包括在第一神经元电路与第二神经元电路之间连接忆阻器，使用突触前接口电路将所述第一神经元电路与所述忆阻器相连接，及使用突触后接口电路将所述忆阻器与所述第二神经元电路相连接。所述突触前接口电路和突触后接口电路可以包括高阻抗终端。本发明的某些实施例提供了一种装置，用于实现用以对接神经系统中两个或更多个神经元电路的电路。所述装置总体上包括用于在第一神经元电路与第二神经元电路之间连接忆阻器的模块，用于使用突触前接口电路将所述第一神经元电路与所述忆阻器相连接的模块，及用于使用突触后接口电路将所述忆阻器与所述第二神经元电路相连接的模块。所述突触前接口电路和突触后接口电路可以包括高阻抗终端。
作为可以详细理解本发明的上述特征的方式，参考实施例可以获得在上面简要概述的更具体的说明，在附图中示出了其中一些实施例。然而，应注意，附图仅仅示出了本发明的某些典型的实施例，从而不应被认为是限制其范围，因为本说明书允许其他等效的实施例。图I示出了根据本发明的某些实施例的示例性神经系统。图2示出了根据本发明的某些实施例的具有突触和训练电路的示例性神经元电路。图3示出了根据本发明的某些实施例的突触的示例性原理图。图4示出了根据本发明的某些实施例的作为突触前锋电位和突触后锋电位的相对时序的函数的突触权重变化的示例性曲线图。
图5A-5B示出了根据本发明的某些实施例的突触训练实现方式的实例。图6A-6C示出了根据本发明的某些实施例的可以用于图5的突触训练实现方式的示例性脉冲宽度调制(PWM)产生器。图7示出了根据本发明的某些实施例的用于神经元到神经元的通信的示例性通道。图8A-8B示出了根据本发明的某些实施例的突触训练实现方式的另一个实例。图9A-9B示出了根据本发明的某些实施例的可以用于图8的突触训练实现方式的单计数器PWM产生器的实例。图10A-10B示出了根据本发明的某些实施例的可以用于图8的突触训练实现方式的双计数器PWM产生器的实例。图11示出了根据本发明的某些实施例的用于实现对接神经系统中两个或更多个神经元电路的电路的示例性操作。图IlA示出了能够执行图11中所示操作的示例性组件。
具体实施例方式以下参考附图更充分地说明本发明的多个实施例。然而，本发明可以以许多不同形式来体现，并且不应理解为局限于本发明通篇中提出的任何特定结构或功能。相反，提供这些实施例以使得本发明全面完整，并且将向本领域技术人员充分地传达本发明的范围。基于本文的教导，本领域技术人员应意识到本发明的范围旨在覆盖本文公开的发明的任何实施例，不论是该实施例是独立于本发明中任何其它实施例而实现的还是与之相结合而实现的。例如，使用本文阐述的任意数量的实施例可以实现装置或实施方法。另外，本发明的范围旨在覆盖使用作为本文阐述的本发明的多个实施例的补充或替代的其它结构、功能或结构与功能实现的此类装置或方法。应理解，本文公开的发明的任何实施例都可以由权利要求的一个或多个要素来体现。本文使用词语“示例性的”表示“充当实例、例子或举例说明”。本文中被描述为“示例性的”任何实施例都并非必然解释为对于其它实施例而言是优选的或有优势的。尽管本文描述了特定实施例，但这些实施例的许多改变和置换也属于本发明的范围内。尽管提及了优选实施例的一些益处和优点，但本发明的范围并非旨在局限于特定益处、使用或目的。相反，本发明的实施例旨在广泛应用于不同技术、系统配置、网络和协议，其中一些借助于实例而在附图和针对优选实施例的以下描述中进行说明。该详细描述和附图对本发明仅仅是说明性的而非限制性的，本发明的范围由所附权利要求及其等价物来定义。示例件神经系统图I示出了根据本发明的某些实施例的具有多级神经元的示例性神经系统100。神经系统100可以包括一级神经元102，其通过突触连接网络104连接至另一级神经元106。为了简明，图I中仅示出了两级神经元，尽管在典型神经系统中可以存在更多级的神经元。如图I所示，级102中的每一个神经元都可以接收输入信号108，其可以由前一级的多个神经元(图I中未示出)产生。信号108可以表示级102 的神经元的输入电流。可以在神经元膜上积蓄这个电流以对膜电位进行充电。当膜电位达到其阈值时，神经元可以发放(fire)并输出要传递到下一级神经元(例如，级106)的锋电位(spike)。如图I所示，可以通过突触连接网络(或者简称为“突触”)104来实现锋电位从一级神经元到另一级神经元的传递。突触104可以从级102的神经元接收输出信号(即，锋电
位)，根据可调节的突触权重wf’i+1)、......、w^+1|(其中P是在级102与106的神经元之间
的突触连接的总数)来对那些信号进行缩放，并将缩放后的信号组合为级106中每一个神经兀的输入信号。级106中的每一个神经兀都可以根据相应的组合输入信号产生输出锋电位110。随后可以使用另一突触连接网络(图I中未示出)将输出锋电位110传递到另一级神经元。神经系统100可以由电路来模拟并可以用于大规模应用中，诸如模式识别、机器学习和电机控制之类。神经系统100中的每一个神经元都可以实现为神经元电路。被充电至阈值从而发起输出锋电位的神经元膜可以实现为电容器，其对流过它的电流进行积分。本发明的某些实施例可以去掉作为电流积分器件的电容器，并在其位置处使用忆阻器元件。这个方案可以应用于神经元电路中以及将大电容器用作电流积分器的各种其他应用中。使用纳米特征尺寸的忆阻器，可以充分减小神经元电路的面积，这可以使得超大规模神经系统硬件实现方式的实施切实可行。本发明中提出了每个突触连接使用相对少量的器件(例如，有可能仅有一个器件)。突触器件例如可以是纳米特征尺寸的忆阻器，可以通过施加横跨该忆阻器的电压来调节该忆阻器的电阻。忆阻器于是可以用于在一对神经元之间传送并缩放锋电位。在锋电位传输期间不希望突触器件(例如，忆阻器)改变其权重(例如，忆阻器电阻)。本发明通过将锋电位传输阶段与可在其间调整突触权重的突触训练阶段有效地分开，来解决这个问题。此外，根据某些方案，可以不对称地训练突触。例如，可以以相比于减小权重的速率更高的速率来增大突触权重。本发明提出了一种有效的方法来实现这个训练不对称性，同时实现了低电流和功耗。所提出的突触训练电路可以由所有输入或输出连接共用，而仅有一个数字实现的脉冲宽度调制(PWM)产生器可以用于产生权重训练脉冲。仅有慢时钟信号的三个阶段可以用于神经元到神经元的通信和突触训练。本发明的某些实施例还支持产生用于建立突触训练事件的特定信号。借助这些信号，突触训练电路可以在训练事件之外处于高阻抗状态，从而突触电阻(即，突触权重)在权重训练过程之外可以不会受到影响。因此，高阻抗终端可以有助于选择性地改变忆阻器电阻。
示例性神经元电路和突触的实现方式图2示出了根据本发明的某些实施例的神经元电路202、与神经元电路202以及突触训练电路206 - 208相连的突触204的示例性概念方框图200。突触204可以对应于图I的突触网络104的一部分，并且神经元电路202可以是级106的神经元中的一个。突触电路204可以提供以下操作从突触前神经元(例如，图I的级102的神经元)接收锋电位，为每一个突触连接产生适当缩放的电流，合并缩放后的电流作为神经元电路202的输入电流210，及存储突触权重。如图2所示，突触训练电路可以在训练电路206与神经元输出电路208之间分割。电路208可以包括脉冲宽度调制(PWM)产生器和开关，其实现了对突触权重的训练。神经元电路202中的电流214可以对积分元件(B卩，U-电路216)的电位进行充电，其中，积分元件模拟生物神经元的膜。如前所述，可以基于纳米特征尺寸的忆阻器来实 现积分元件。当积分元件的电位达到规定阈值时，可以激活比较器218以产生锋电位220。比较器输出信号220例如可以控制神经元电路202的多个开关，以便重置积分元件的电位。另外，如图2所示，锋电位220可以由电路208用于为训练电路206产生多个权重训练信号222，并且可以将锋电位220发送至另一级神经元(图2中未示出)。在本发明的一个实施例中，可以通过横跨忆阻器元件施加固定电压来产生并缩放每一个突触204中的电流，如图3中为神经元到神经元(突触)连接300所示的。突触连接300可以包括忆阻器元件302，其连接在突触前接口电路304的基于N沟道场效应晶体管(NFET)的开关Ml与突触后接口电路306的基于二极管方式连接的P沟道场效应晶体管(PFET)的电流传感器M5之间。因此，单个忆阻器元件302实际上可以代表在一对神经元电路之间的突触连接。感测的突触电流308可以由晶体管M6镜像为突触后v_电路(例如，图2的v_电路212)的输入电流310 (例如，图2中所示的神经元电路202的输入电流210)。忽略横跨开关Ml的小电压降，可以如下给出突触电流308 Is = —( I )
5 R其中，Vs是正电源电压，Vsg5是晶体管M5的源极一栅极电压，并且R是忆阻器302的电阻(忆阻器电阻)，其可以在最小值与最大值之间(即，在Rmin与Rmax之间)变化。电压Vse5可以非线性地取决于通过晶体管M5的电流。然而，该电压可以被线性地近似为如下Vsg5^ |VTP|+Is/gm5 (2)其中，Vtp表示PFET阈值电压，并且gm5是晶体管M5的跨导，其可以是常数。将等式(2)带入等式(I)中，对其求解突触电流308，可以获得以下
Fe 一 VtoI =———1A-(3)
/“l/gm5由等式(3)，Is调节范围可以定义为=R^x+1/SmS⑷
^s,mm 及 min + I, Sm5然而，图3中所示的突触电流产生器有两个主要缺点。首先，由于横跨突触忆阻器302施加的电压，忆阻器电阻R可以在锋电位发送/接收期间发生改变。为了避免此情况，可以将电源电压\选择得足够低，以确保横跨忆阻器303的电压降Vs-VseJS于忆阻器阈值电压Vlmem。其次，突触电流308可以比突触后神经元的V-电路所使用的电流大得多。典型的忆阻器电阻可以在IkQ到20ΜΩ之间变化。如果Vs=L 2V且Vse5=O. 6V，则突触电流308就可以在每个锋电位30nA到O. 6mA之间变化，这取决于突触权重。另一方面,到突触后神经元的输入电流310的典型值可以小于ΙΟΟρΑ。因此，在晶体管M5与M6之间的电流镜像比会至少是6X106，这对于硬件实现方式来说是不现实 的。最好使用具有非常大Rmin电阻的忆阻器，以避免产生大突触电流和使用大镜像比。然而，这个方案可以减小等式(4)所定义的Is调节范围。示例性突触权重的调节图4示出了根据本发明的某些实施例的作为突触前锋电位和突触后锋电位的相对时序的函数的突触权重变化(即，标准化激发突触后电位(EPSP ))的示例性曲线图400。如果突触前神经元在突触后神经元之前发放，则就可以增大相应的突触权重，如图400的402部分中所示的。这个权重增大可以称为突触的长时程增强(LTP)。相反的发放顺序可以减小突触权重，如图400的404部分中所示的，导致突触的长时程抑制(LTD)。可以由图402部分观察到，LTP的量可以作为在突触前锋电位时间与突触后锋电位时间之间的差的函数，以与典型神经元膜时间常数相同数量级的时间常数大致以指数减小。这可以确保只增强在神经元对其输入进行积分的时间范围内到达的那些突触前锋电位，进一步强化了因果关系的要求。如图4所示，突触权重训练曲线可以是不对称的。由图402部分表示的LTP权重增加对于短锋电位间间隔可以更大，但其与LTD权重增加(例如，图4中由图404部分所示的,在150ms内衰减)相比会衰减更快(例如,在40ms内衰减)。当突触前锋电位相对于突触后动作电位在时间上随机出现时，在因果关系窗口之外的LTD的优势可以导致突触的减弱。因此，这些随机事件不会一致地对唤起突触起作用。示例件突触训练电路和PWM产牛器一单个慢时钟信号本发明的某些实施例提供了突触权重训练电路的数字实现方式，其中，计数器可以用于以时钟周期的增量来测量在突触前锋电位与突触后锋电位之间的时间间隔。可以使用两个时钟慢时钟和快时钟。慢时钟的脉冲可以表示锋电位,也可以用作突触训练窗口。可以以慢时钟周期的倍数来测量在突触前锋电位与突触后锋电位之间的时间。快时钟可以用于产生脉冲宽度调制(PWM)训练信号，其可以在慢时钟脉冲范围内。每一个PWM脉冲的宽度都可以对应于在两个连续的突触前锋电位与突触后锋电位之间的时间差。如果在锋电位之间的时间间隔较大，那么脉冲宽度就可以较小，并且反之亦然。PWM脉冲的宽度可以表示可以在其期间调整(训练)突触权重的窗口。慢时钟周期可以等于或者仅略小于最短锋电位持续时间和最短锋电位间间隔。慢时钟频率可以对应于最大发放速率的奈奎斯特速率。图2的神经元电路202例如可以产生具有O. 5ms最短锋电位间间隔的O. 5ms宽的锋电位。因此，适合的慢时钟频率可以等于2kHz。例如，为了使用2kHz时钟在8ms间隔上实现最高分辨率，为脉冲宽度调制器使用四比特计数器就足够了，该调制器可以被提供具有例如32kHz的快时钟频率的时钟。
本发明中提出的突触训练电路可以由连接至同一神经元输入或连接至同一神经元输出的所有突触共用。在突触前神经元与突触后神经元之间的通信可以在慢时钟的两个阶段上进行。在时钟高阶段中，仅在神经元之间发送并接收锋电位。在时钟低阶段中，可以发送训练使能(TE)信号或者PWM训练信号。这些信号可以与锋电位信号从不重叠。通过闭合及打开在相应突触忆阻器两侧的适当开关，可以在电压域中进行在神经元之间的通信。图5示出了根据本发明的某些实施例的具有每个突触一个忆阻器的示例性突触接口 500。可以观察到，可以将一个突触连接实现为单个忆阻器元件502。如图5所示，突触前训练电路504可以由连接至同一突触后神经元的所有突触共用。同样，突触后训练电路506可以由连接至同一突触前神经元的所有突触共用。晶体管M1-M4可以表示开关，并且晶体管M5-M6可以表示突触电流传感器。另外，开关S可以由慢时钟信号CLK控制。在锋电位发送和接收期间，开关Ml和S可以接通，开关M2-M4可以断开，并且晶体管M5可以自偏置以接纳流过忆阻器502的突触电流508。在一对神经元电路之间发送/接收的锋电位可以是突触前锋电位，其在图5中示为脉冲512。这个突触前锋电位发放事件还·由电路510示出，其表示电路500与这个具体事件相关的部分。横跨忆阻器502的电压降Vi-Vess可以低于忆阻器阈值电压以致于忆阻器电阻在这个事件期间不会改变。流过晶体管M5的电流可以与突触电流508成正比，并可以被镜像至突触后神经元的输入电流Iin 中。紧接着锋电位512之后，可以由突触前神经元在同一时钟周期的时钟低阶段上产生训练使能(TE)脉冲514，并且可以切断开关S。如果有施加到突触后神经元的开关M3的PWM训练信号，则TE脉冲514就可以接通开关M2。突触前TE脉冲514还可以重启突触前PWM产生器，其PWM脉冲516在时钟低阶段中出现在开关Ml的栅极处，如图5所示。当突触后神经元进行锋电位发放时(例如，由脉冲518表示的)，这个神经元可以在下一个时钟低阶段中产生TE脉冲520，如图5所示。如果突触前神经元仍在产生其PWM信号(例如，脉冲516)，则突触后TE脉冲520就可以与其中一个PWM脉冲516对准。这个突触权重-训练事件由电路522示出，电路522表示电路500与这个特定事件相关的部分。在与TE脉冲520对准的其中一个突触前PWM脉冲516的持续时间中，开关Ml和M4可以同时接通。电路522中的所有其它开关可以断开。横跨忆阻器502的电压可以约为VDDH>VT，M，其可以表示系统500中的最高电源电压。于是，突触电流508可以在对准的PWM脉冲516期间在电路522中示出的方向上流过忆阻器502，使得忆阻器电阻增大，这可以导致突触连接的LTP(即，可以增大突触权重)。另夕卜，突触后TE脉冲520可以重启突触后PWM产生器，其PWM脉冲524可以在时钟低阶段中出现在M3开关的栅极处，如图5所示。突触前和突触后PWM产生器可以对应于同一装置，并可以驱动同一神经元的Ml和M3开关。当突触前神经元进行锋电位发放时(例如，由脉冲526表示的)，这个神经元可以在下一个时钟低阶段中产生TE脉冲528，如图5所示。如果突触后神经元仍在产生其PWM信号(例如，脉冲524)，则突触前TE脉冲528就可以与其中一个PWM脉冲524对准。这个训练事件在图5中由电路530示出，电路530表示电路500与这个特定事件相关的部分。在与TE脉冲528对准的其中一个突触后PWM脉冲524的持续时间中，开关M2和M3可以同时接通。电路530中的所有其它开关可以断开。
横跨忆阻器502的电压可以约为VDDM>VT，mem。于是，突触电流508可以在对准的PWM脉冲524期间在电路530中示出的方向上流过忆阻器502，使得忆阻器电阻减小，这可以导致突触连接的LTD (即，可以减小突触权重)。为了实现在相同锋电位间间隔中抑制相对于增强具有较低程度，可以将电源电压Vddm选择为低于电源电压VDDH。如果突触前锋电位与突触后锋电位对准，则突触前和突触后训练电路的TE信号也可以对准，这可以同时接通开关M2和M4。可以断开所有其它开关。横跨忆阻器的电压降于是可以等于VDDH-VDDM。在此情况下，通过选取VDDH-VDDM>VT，_，可以施加轻微的增强，或者，如果选取vDDH-vDDM〈\_，就可以不改变忆阻器电阻。 图6示出了根据本发明的某些实施例的可以用于为图5的神经元到神经元接口产生训练信号的示例性脉冲宽度调制(PWM)产生器600。每个神经元电路可以存在一个PWM产生器600，并且例如，其可以在图2中所示的神经元输出电路208中实现。来自神经元电路202的比较器218的输出信号220可以表示PWM产生器600的输入信号，如图6所示的。PWM产生器600的实现方式是全数字式的，并基于N-除法器602、轴突(axonal)延迟电路604和脉冲吞咽器(swallower) 606,如图6所示的。参数N可以等于快时钟频率(B卩，CLKXN频率)与慢时钟频率(B卩，CLK频率)的比。N-除法器602可以由信号608来提供时钟，信号608表示每N个快周期吞咽一个脉冲的快时钟(S卩，每个慢时钟周期吞咽一次)，如图6中用于信号608的时序图所示的。不使用脉冲吞咽器606但具有适当的重置的情况下，N-除法器输出脉冲610可以与慢时钟脉冲对准。然而，通过使用脉冲吞咽器606，只有N-除法器输出信号610的第一个脉冲SlO1与慢时钟信号CLKB的脉冲63(^对准，CLKB表示反相的慢时钟信号CLK。如图6所示，N-除法器输出信号610的第二个脉冲6102的出现可以比慢时钟CLKB的脉冲6302晚一个快时钟周期(图6中标记为632的快时钟周期)，N-除法器输出信号610的第三个脉冲6103的出现可以比慢时钟CLKB的脉冲6303晚两个快时钟周期(图6中标记为634的快时钟周期)，并且以此类推。在N-除法器输出610与慢时钟CLKB信号之间的逻辑“与”(AND)运算612可以导致产生PWM训练信号614。可以通过开启时钟门608并由TE信号616将N-除法器602重置为O来使能N-除法器602的操作，如图6的时序图中当TE信号等于逻辑“一”时的事件622所示的。除法器602可以计数快时钟周期，直到达到结束状态或者直到产生另一个TE信号(例如，重置事件650的TE脉冲640)。D触发器(flip-flop) 618可以感测N-除法器602的最后状态。图6中的其它D触发器可以用于调节锋电位(SP)脉冲620和TE脉冲616，以使得它们分别仅占用慢时钟高阶段和慢时钟低阶段。示例件突触训练电路-多个时钟阶段本发明的某些实施例提供了图2中所示的突触权重训练电路206-208的数字实现方式，其中，慢时钟可以包括多于一个的阶段。会需要多个慢时钟阶段，以避免当针对LTD而激活连接到同一突触后神经元的两个突触前神经元中的一个突触前神经元，且另一个突触前神经元由其LTP PWM训练信号激活时，在这两个突触前神经元之间的电流。另外，该多个慢时钟阶段可以避免当针对LTP而激活连接到同一突触前神经元的两个突触后神经元中的一个突触后神经元，且另一个突触后神经元由其LTD PWM训练信号激活时，在这两个突触后神经元之间的电流。此外，该多个慢时钟阶段可以更好地避免在锋电位接收期间突触忆阻器电阻的变化。在本发明的一个实施例中，慢时钟可以包括三个阶段(B卩，CLKl、CLK2和CLK3阶段)，其定义了用于在神经元之间的通信的通道。可以以慢时钟周期的倍数来测量在突触前锋电位与突触后锋电位之间的持续时间。快时钟可以用于产生PWM训练信号，其可以在慢时钟脉冲的范围内。慢时钟阶段可以建立三个通信通道，如图7所示的。CLKl阶段可以仅用于锋电位(SP), CLK2阶段可以用于增强使能(PE)和LTP PWM训练信号，并且CLK3阶段可以用于抑制使能(DE)和LTD PWM训练信号。慢时钟周期可以等于或仅略小于最短锋电位持续时间和最短锋电位间间·隔，其可以对应于最大发放速率的奈奎斯特速率。图2的神经元电路202可以产生具有O. 5ms最短锋电位间间隔的O. 5ms宽的锋电位。因此，适合的慢时钟频率可以等于2kHz。由于神经元电路可以比实际神经元快5倍，因此突触权重变化Λ ω可以需要在针对LTP的8ms窗口和针对LTP的30ms窗口内衰减。为了产生具有O. 5ms周期的横跨8ms间隔的LTP训练信号，为LTP脉冲宽度调制器使用四比特计数器就足够了。为了产生具有O. 5ms周期的横跨30ms间隔的LTD训练信号，为LTD脉冲宽度调制器使用六比特计数器就足够了。图8示出了根据本发明的某些实施例的示例性突触接口 800。突触连接可以实现为单个忆阻器元件802。晶体管M1-M4可以表示开关，并且晶体管M5-M6可以表示突触电流传感器。另外，开关S可以由慢时钟阶段CLKl控制。如图8所示，突触前训练电路804可以包括开关M1-M2，并可以由连接到同一突触后神经元的所有突触共用。突触后训练电路806可以包括开关M3-M4和S，并可以由连接到同一突触前神经元的所有突触共用。在CLKl高的阶段上的锋电位发送和接收期间，开关Ml和S可以接通，开关M2-M4可以断开，并且晶体管M5可以自偏置以接纳流过忆阻器802的突触电流812。在一对神经元电路之间发送/接收的锋电位可以是突触前锋电位(SP)，其在图8中由SP信号810的脉冲808示出。这个突触前锋电位发放事件还由电路820示出，电路820表示电路800与这个具体事件相关的部分。横跨忆阻器802的电压降Vs-V□可以低于忆阻器阈值电压以致于忆阻器电阻在这个事件期间不会改变。流过晶体管M5的电流可以与突触电流812成正比，并可以被镜像至突触后神经元的输入电流814中。紧接着锋电位808之后，可以切断开关S。突触前神经元可以在CLK2高上为其输入突触产生增强使能(PE)信号。随后，在CLK3高上，同一突触前神经元可以产生抑制使能(DE)信号的脉冲816 (图8中示为DEB信号818，其是反相的DE信号)，其进而可以接通开关M2。在突触前锋电位808之后的下一个CLKl高上，突触前神经元可以重置其PWM计数器，并可以分别在CLK2和CLK3阶段上开始产生LTP和LTD训练信号。图8中由PWM脉冲822示出了 LTP训练信号。当突触后神经元进行锋电位发放时(例如，由脉冲824表示)，这个神经元可以在紧接着锋电位发放CLKl阶段之后的CLK2阶段上产生PE脉冲826。如果突触前神经元仍在产生其LTP PWM信号(例如，脉冲822)，则突触后PE脉冲826就可以与其中一个突触前LTPPWM脉冲822对准。这个训练事件在图8中由电路830示出，电路830表示电路800与这个特定事件相关的部分。在与PE脉冲826对准的其中一个突触前LTP PWM脉冲822的持续时间中，开关Ml和M4可以同时接通。电路830中的所有其它开关可以断开。横跨忆阻器802的电压可以是正值VP，其可以超过忆阻器的阈值电压(即，VP>VT，M)。于是，突触电流812可以在对准的PWM脉冲822期间在电路830中示出的方向上流过忆阻器802，使得忆阻器电阻增大，这可以导致突触连接的LTP (即，可以增大突触权重)。在突触后锋电位824之后的CLK3上，突触后神经元可以为其输出突触产生DE信号。在突触后锋电位824之后的下一个CLKl高，突触后神经元可以重置其PWM计数器，并可以分别在CLK2和CLK3阶段上开始产生LTP和LTD训练信号。在图8中由PWM脉冲828示出了由突触后神经元产生的LTD训练信号。当突触前神经元再次进行锋电位发放时(由脉冲832表示)，这个神经元可以在紧接着锋电位发放CLKl阶段之后的CLK2和CLK3阶段上产生PE和DE信号。DE脉冲834(即，其反相信号DEB)可以接通M2开关。如果突触后神经元仍在M3门处产生其LTD PWM信号(即，脉冲828)，则突触前DE脉冲834就可以与其中一个PWM脉冲828对准。这个训练事件 在图8中由电路840示出，电路840表示电路800与这个特定事件相关的部分。在与DE脉冲834对准的其中一个突触后LTD PWM脉冲828的持续时间中，开关M2和M3可以同时接通。电路840中的所有其它开关可以断开。横跨忆阻器802的电压可以等于负的VD，其可以超过忆阻器的阈值电压(即，VD>VT，_)。于是，突触电流812可以在对准的PWM脉冲828期间在电路840中示出的方向上流过忆阻器802，使得忆阻器电阻减小，这可以导致突触连接的LTD (即，可以减小突触权重)。为了实现在相同锋电位间间隔中抑制弱于增强，可以将电源电压Vd选择为小于电源电压VP。如果突触前锋电位与突触后锋电位对准了，则就可以根据这些锋电位与相应神经元的先前锋电位的相对时序来训练相应的突触。如果先前锋电位在很久以前出现，且两个神经元的PWM计数器已经倒计数为0，则重合的突触前锋电位与突触后锋电位就可以不改变相应突触权重。可以修改图8中所示的神经元到神经元接口 800，以使得即使重合的锋电位在先前锋电位之后不久出现，它们也不会改变突触忆阻器电阻(即，突触权重)。在此情况下，PWM计数器可以需要由自身的锋电位信号来重置或者由PE信号来重置，而不是在锋电位之后的第一个CLKl高上重置。示例件单计数器和双计数器PWM产牛器图9示出了根据本发明的某些实施例的可以用于为神经元到神经元接口 800产生PWM训练信号的单计数器PWM产生器900的实例。可以由图9观察到，来自图2的神经元电路202的比较器218的输出信号220可以表示PWM产生器900的输入信号。PWM产生器900的实现方式可以是全数字式的，并可以基于N-除法器902、计数器903、脉冲吞咽器904和轴突延迟电路906,如图9所示的。参数N可以等于快时钟频率与慢时钟频率的比率。N-除法器902可以由信号908来提供时钟，信号908表示每N个快周期吞咽一个脉冲(即，每个慢时钟周期吞咽一次脉冲)的快时钟，如图9中用于信号908的时序图所示的。不使用脉冲吞咽器904但具有适当的除法器重置的情况下，N-除法器输出脉冲910可以与慢时钟脉冲对准。然而，通过使用脉冲吞咽器904，只有N-除法器输出信号910的第一个脉冲WO1与慢时钟脉冲93(^对准，如图9所示。N-除法器输出信号910的第二个脉冲9102的出现可以比慢时钟脉冲9302晚一个快时钟周期(图9中标记为932的快时钟周期)，N-除法器输出信号910的第三个脉冲9103的出现可以比慢时钟脉冲9303晚两个快时钟周期(图9中标记为934的快时钟周期)，并且以此类推。在N-除法器输出910与CLK2之间的逻辑“与”(AND)运算可以导致LTP PWM训练信号914。可以通过将N-除法器输出910反相，并将其与CLK2和时钟选通信号918相乘来产生LTD PWM训练信号916，如图9所示的。可以通过在紧接着锋电位发放CLKl阶段940之后的CLKl阶段950上施加信号920来将N-除法器902重置为0，从而使能N-除法器902的操作，如图9的时序图所示的。这个重置事件在图9中标记为960。在这个重置之后,可以由延迟的锋电位信号918开启时钟门908。除法器902可以对快时钟周期进行计数，直到达到结束状态或者直到另一个延迟的锋电位信号重置计数器。D触发器922可以能够感测这个最后状态并重置SR触发器924，其还可以控制时钟门908。 单计数器PWM产生器900的缺点在于，LTP和LTD脉冲914和916的宽度会同等地衰减，如图9所示的。如前所述，LTD权重调整可以比LTP权重调整衰减得更慢。为了实现LTP和LTD训练信号的不同的衰减时间，会需要两个计数器来实现PWM产生器。图10示出了根据本发明的某些实施例的可以用于为图8的神经元到神经元接口800产生PWM训练信号的示例性双计数器PWM产生器1000。如图10所示，计数器1002可以用于产生LTD PWM训练信号1006，而另一个计数器1004可以用于产生LTP PWM训练信号1008。可以通过与在LTD计数器1002中吞咽的快时钟脉冲相比，在LTP计数器1004中吞咽更多的快时钟脉冲，来实现与LTD脉冲的衰减相比，LTP脉冲的更快的衰减(例如，见图10中的脉冲10062和10082，其中，LTP脉冲10082比LTD脉冲10062更窄)。就是说，例如，图10的时序图中由信号Cl和C2的脉冲1020^10202和10203示出。脉冲吞咽器电路1010可以产生适当的信号Cl和C2，其可以分别被输入至LTD计数器1002和LTP计数器1004中。LTP和LTD计数器可以与PWM产生器900的单计数器903同样地操作，这在图9 一 10中由与计数器903、1002和1004相关的相同时序图示出。应注意，在所提出的图8所示的神经元到神经元权重训练接口 800中，仅可以利用慢时钟信号的三个阶段一个阶段用于锋电位通信，两个阶段用于突触训练。如前指明的，突触忆阻器的电阻在锋电位传输期间可以不改变，因为可以在与用于锋电位传输的时钟阶段不同的时钟阶段上训练突触，并且锋电位传输期间横跨突触忆阻器的电压降可以低于忆阻器阈值电压Vt,_。此外，但在没有训练事件(其可由PE和DE信号触发)的情况下，神经元到神经元接口 800的训练开关可以断开(即，在高阻抗状态中)，且没有电流可以流过突触忆阻器，尽管在相应的突触前神经元和突触后神经元中存在PWM训练信号。这个方案可以适用于导致低电流及功耗的高效的硬件实现方式。另外，由于可以避免使用大积分电容器，图9 一 10中示出的PWM产生器900和1000可以以全数字方式实现。图11示出了根据本发明的某些实施例的实现用于对接神经系统中两个或更多个神经元电路的电路的示例性操作1100。在1102处，可以使用忆阻器连接第一神经元电路和第二神经元电路。在1104处，可以使用突触前接口电路(例如，图8的电路804)连接第一神经元电路与忆阻器。在1106处，可以使用突触后接口电路(例如，图8的电路806)连接忆阻器与第二神经元电路。在1108处，突触前接口电路和突触后接口电路可以使用高阻抗终端来在有意的训练事件期间以外禁止改变忆阻器的电阻(即，高阻抗终端可以有助于选择性地改变忆阻器电阻)。如图8所示，突触前接口电路可以包括第一组开关，其中，第一组开关中的至少一个开关可以基于来自第一神经元电路的第一输出脉冲而改变其状态，并且其中，所述改变可以导致第一电流流过忆阻器，将第一电流镜像至第二神经元电路中并将横跨忆阻器的电压设定为低于第一阈值电平。突触后接口电路可以包括第二组开关，其中，第二组开关中的至少一个开关可以基于来自第二神经元电路的第二输出脉冲而在训练事件期间改变其状态，并且其中，所述改变可以导致第二电流流过忆阻器，并且所述电压为恒定且高于第二阈值电平，第二阈值电平可以与第一阈值电平相同或不同，或者可以与第一阈值电平具有相同的绝对值但值的符号不同。高阻抗终端可以包括如果至少两个信号具有使得第一组中至少一个开关与第二组中至少一个开关同时切断的值，就阻止电流流过忆阻器，其中，所述至少两个信号可以基于第一和第二输出脉冲而产生。因此，高阻抗终端可以有助于选择性地改变忆阻器电阻。通常，忆阻器元件可以包括一个或多个阈值电平，其中，针对电流流过忆阻器的不同方向，阈值电平可以具有不同的值和/或不同的绝对值。另外，一个特定忆阻器可以具有·与另一个特定忆阻器不同的一个或多个阈值。如图8所示，突触前接口电路可以连接到第一多个忆阻器，其中，第一多个忆阻器中的每一个忆阻器都可以经由不同的突触后接口电路连接到不同的突触后神经元电路，并且其中，突触后神经元电路可以包括第二神经元电路。突触后接口电路可以连接到第二多个忆阻器，其中，第二多个忆阻器中的每一个忆阻器都可以经由不同的突触前接口电路连接到不同的突触前神经元电路，并且其中，突触前神经元电路可以包括第一神经元电路。上述方法的各个操作可以由能够执行相应功能的任何适合的模块来执行。所述模块可以包括各种硬件和/或软件组件和/或模块，包括但不限于，电路、专用集成电路(ASIC)或处理器。通常，在有附图中示出的操作的情况下，这些操作就会存在具有类似编号的相应配对的功能性模块组件。例如，图11中示出的块1102 - 1108对应于图IlA中示出的功能性模块1102A - 1108A。本文使用的词语“确定”包含各种操作。例如，“确定”可以包括运算、计算、处理、推导、调查、查找(例如，在表、数据库或另一个数据结构中查找)、查明等。此外，“确定”可以包括接收(例如，接收信息)、访问(例如，访问存储器中的数据)等。此外，“确定”可以包括决定、选择、挑选、确立等。本文使用的称为一系列项目中的“至少一个”的短语表示这些项目的任何组合，包括单个成员。示例性地，“a、b或c中的至少一个”旨在涵盖a、b、c、a-b、a-c、b_c和a_b_c。可以用通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件(PLD)、分立门或晶体管逻辑器件、分立硬件组件或者被设计为执行本文所述功能的其任意组合，来实现或执行结合本发明所描述的各种示例性的逻辑块、模块和电路。通用处理器可以是微处理器，但是可替换地，该处理器也可以是任何市场上可买到的处理器、控制器、微控制器或者状态机。处理器也可以实现为计算器件的组合，例如，DSP和微处理器的组合、多个微处理器的组合、一个或多个微处理器与DSP内核的组合或者任何其它此种配置。结合本发明所描述的方法或者算法的步骤可直接体现为硬件、由处理器执行的软件模块或二者的组合。软件模块可以位于本领域中公知的任何形式的存储介质中。可以使用的一些存储介质的实例包括随机存取存储器(RAM)、只读存储器(ROM)、闪存、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、⑶-ROM等等。软件模块可以包括单个指令或者多个指令，并可以分布在几个不同代码段中、在不同程序中、以及跨越多个存储介质。存储介质可耦合至处理器，使得处理器能够从该存储介质读取信息且可向该存储介质写入信息。可替换地，存储介质可以集成到处理器中。本文公开的方法包括用于实现所述方法的一个或多个步骤或操作。在不脱离权利要求的范围的情况下，方法的步骤和/或操作可以彼此互换。换句话说，除非指明了步骤或操作的特定顺序，否则在不脱离权利要求的范围的情况下，可以修改特定步骤和/或操作的顺序和/或使用。所述的功能可以在硬件、软件、固件或其任意组合中实现。如果在软件中实现，则 所述功能可以作为一个或多个指令存储在计算机可读介质上。存储介质可以是可由计算机访问的任意可用介质。示例性地而非限制性地，这种计算机可读介质可以包括RAM、R0M、EEPROM、CD-ROM或其它光盘存储器、磁盘存储器或其它磁存储设备或者可用于以指令或数据结构的形式承载或存储预期程序代码并且可由计算机访问的任意其它介质。本文使用的盘片(disk)和盘(disc)包括紧致盘(⑶)、激光盘、光盘、数字多功能盘(DVD)、软盘和蓝光 盘，其中盘片常常以磁性方式再现数据，而盘通过激光以光学方式来再现数据。因此，某些实施例可以包括用于执行本文提出的操作的计算机程序产品。例如，这种计算机程序产品可以包括其上存储(和/或编码)了指令的计算机可读介质，所述指令可以由一个或多个处理器运行，以执行本文所述的操作。对于某些实施例，计算机程序产品可以包括封装材料。软件或指令也可通过传输介质发送。例如，如果使用同轴电缆、纤维光缆、双绞线、数字用户线路(DSL)或例如红外、无线电和微波的无线技术将软件从网站、服务器或其它远程源进行发送，则同轴电缆、纤维光缆、双绞线、DSL或例如红外、无线电和微波的无线技术包括在传输介质的定义中。此外，应意识到，在适用的情况下，可以由用户终端和/或基站来下载和/或以其他方式获取用于执行本文所述的方法和技术的模块和/或其它适当的模块。例如，可以将这种设备耦合到服务器以便于对用于执行本文所述方法的模块的传送。可替换地，可以经由存储模块(例如RAM、ROM、诸如紧致盘(CD)或软盘的物理存储介质等)来提供本文所述的多种方法，以使得当将该存储模块耦合或提供到该设备后，用户终端和/或基站可以获取所述各种方法。此外，可以采用用于将本文所述的方法和技术提供给设备的任何其它合适的技术。应当理解，权利要求不局限于上述的精确的配置和组件。在不脱离权利要求的范围的情况下，可以在上述方法和装置的布置、操作和细节中进行各种更改、变化和改变。尽管前述内容针对本发明的实施例，但在不脱离其基本范围的情况下可以设计出本发明的其他及更进一步的实施例，并且其范围是由附带的权利要求来确定的。
权利要求
1.一种用于对接神经系统中两个或更多个神经元电路的电路，包括 忆阻器，其连接在第一神经元电路与第二神经元电路之间； 突触前接口电路，其将所述第一神经元电路与所述忆阻器相连接；及 突触后接口电路，其将所述忆阻器与所述第二神经元电路相连接，其中 所述突触前接口电路和突触后接口电路包括高阻抗终端。
2.如权利要求I所述的电路，其中，所述高阻抗终端有助于选择性地改变忆阻器电阻。
3.如权利要求2所述的电路，其中，选择性地改变所述忆阻器电阻包括在有意的训练事件期间改变所述忆阻器电阻。
4.如权利要求I所述的电路，其中 所述突触前接口电路包括第一组开关，所述第一组开关中的至少一个开关基于来自所述第一神经元电路的第一输出脉冲而改变其状态，并且所述改变导致第一电流流过所述忆阻器，将所述第一电流镜像至所述第二神经元电路中并将横跨所述忆阻器的电压设定为低于第一阈值电平； 所述突触后接口电路包括第二组开关，所述第二组开关中的至少一个开关基于来自所述第二神经元电路的第二输出脉冲而在训练事件期间改变其状态，并且所述改变导致第二电流流过所述忆阻器，并且所述电压为恒定且高于第二阈值电平 '及 所述高阻抗终端包括如果分别至少部分地由于所述第一输出脉冲和所述第二输出脉冲而使得所述第一组开关中至少一个开关与所述第二组开关中至少一个开关同时切断，就阻止电流流过所述忆阻器。
5.如权利要求4所述的电路，其中 在所述电路的第一时钟信号的第一脉冲上产生所述第一输出脉冲， 所述第一电流在所述第一时钟信号的所述第一脉冲期间流过所述忆阻器， 在所述第一时钟信号的所述第一脉冲之后的第二脉冲上产生所述第二输出脉冲，及所述第二电流在从所述突触后接口电路到所述突触前接口电路的方向上流过所述忆阻器，导致所述忆阻器的电阻增大，所述方向基于所述第一组开关和第二组开关中受所述电路的第二时钟信号的脉冲控制的开关的状态。
6.如权利要求5所述的电路，其中 所述第二电流在所述第二时钟信号其中一个脉冲的一部分期间在所述方向上流过所述忆阻器，及 所述第二电流流动的持续时间取决于在所述第一输出脉冲与所述第二输出脉冲之间的时间差。
7.如权利要求4所述的电路，其中 所述第一组开关中的一个或多个开关基于来自所述第一神经元电路的第三输出脉冲而改变状态，及 由所述第二和第三输出脉冲导致的所述改变产生第三电流并使得所述电压恒定且高于第三阈值电平，所述第三电流在与所述第二电流不同的方向上流过所述忆阻器。
8.如权利要求7所述的电路，其中 在所述电路的第一时钟信号的脉冲上产生所述第二输出脉冲， 在所述第一时钟信号的所述脉冲后的另一个脉冲上产生所述第三输出脉冲，及所述第三电流在从所述突触前接口电路到所述突触后接口电路的方向上流过所述忆阻器，导致所述忆阻器的电阻减小，所述方向基于所述第一组开关和第二组开关中受所述电路的第二时钟信号的脉冲控制的开关的状态。
9.如权利要求8所述的电路，其中 所述第三电流在所述第二时钟信号其中一个脉冲的一部分期间在所述方向上流过所述忆阻器，及 所述第三电流流动的持续时间取决于在所述第二输出脉冲与所述第三输出脉冲之间的时间差。
10.如权利要求4所述的电路，其中，横跨所述忆阻器的所述电压至少部分地基于所述第一组开关和第二组开关中的开关的状态及所述电路的电源。
11.如权利要求I所述的电路，其中 所述突触前接口电路连接到第一多个忆阻器，所述第一多个忆阻器中的每一个忆阻器都经由一不同的突触后接口电路连接到一不同的突触后神经元电路，所述突触后神经元电路包括所述第二神经元电路，及 所述突触后接口电路连接到第二多个忆阻器，所述第二多个忆阻器中的每一个忆阻器都经由一不同的突触前接口电路连接到一不同的突触前神经元电路，所述突触前神经元电路包括所述第一神经元电路。
12.一种用于实现用以对接神经系统中两个或更多个神经元电路的电路的方法，包括 在第一神经元电路与第二神经元电路之间连接忆阻器； 使用突触前接口电路将所述第一神经元电路与所述忆阻器相连接；及 使用突触后接口电路将所述忆阻器与所述第二神经元电路相连接，其中， 所述突触前接口电路和突触后接口电路包括高阻抗终端。
13.如权利要求12所述的方法，进一步包括 使用所述高阻抗终端选择性地改变忆阻器电阻。
14.如权利要求13所述的方法，进一步包括 在有意的训练事件期间改变所述忆阻器电阻。
15.如权利要求12所述的方法，其中 所述突触前接口电路包括第一组开关，所述第一组开关中的至少一个开关基于来自所述第一神经元电路的第一输出脉冲而改变其状态，并且所述改变导致第一电流流过所述忆阻器，将所述第一电流镜像至所述第二神经元电路中并将横跨所述忆阻器的电压设定为低于第一阈值电平； 所述突触后接口电路包括第二组开关，所述第二组开关中的至少一个开关基于来自所述第二神经元电路的第二输出脉冲而在训练事件期间改变其状态，并且所述改变导致第二电流流过所述忆阻器，并且所述电压为恒定且高于第二阈值电平；及 所述高阻抗终端包括如果分别至少部分地由于所述第一输出脉冲和所述第二输出脉冲而使得所述第一组开关中至少一个开关与所述第二组开关中至少一个开关同时切断，就阻止电流流过所述忆阻器。
16.如权利要求15所述的方法，其中在所述电路的第一时钟信号的第一脉冲上产生所述第一输出脉冲， 所述第一电流在所述第一时钟信号的所述第一脉冲期间流过所述忆阻器， 在所述第一时钟信号的所述第一脉冲之后的第二脉冲上产生所述第二输出脉冲，及 所述第二电流在从所述突触后接口电路到所述突触前接口电路的方向上流过所述忆阻器，导致所述忆阻器的电阻增大，所述方向基于所述第一组开关和第二组开关中受所述电路的第二时钟信号的脉冲控制的开关的状态。
17.如权利要求16所述的方法，其中 所述第二电流在所述第二时钟信号其中一个脉冲的一部分期间在所述方向上流过所述忆阻器，及 所述第二电流流动的持续时间取决于在所述第一输出脉冲与所述第二输出脉冲之间的时间差。
18.如权利要求15所述的方法，其中 所述第一组开关中的一个或多个开关基于来自所述第一神经元电路的第三输出脉冲而改变状态，及 由所述第二和第三输出脉冲导致的所述改变产生第三电流并使得所述电压恒定且高于第三阈值电平，所述第三电流在与所述第二电流不同的方向上流过所述忆阻器。
19.如权利要求18所述的方法，其中 在所述电路的第一时钟信号的脉冲上产生所述第二输出脉冲， 在所述第一时钟信号的所述脉冲后的另一个脉冲上产生所述第三输出脉冲，及 所述第三电流在从所述突触前接口电路到所述突触后接口电路的方向上流过所述忆阻器，导致所述忆阻器的电阻减小，所述方向基于所述第一组开关和第二组开关中受所述电路的第二时钟信号的脉冲控制的开关的状态。
20.如权利要求19所述的方法，其中 所述第三电流在所述第二时钟信号其中一个脉冲的一部分期间在所述方向上流过所述忆阻器，及 所述第三电流流动的持续时间取决于在所述第二输出脉冲与所述第三输出脉冲之间的时间差。
21.如权利要求15所述的方法，其中，横跨所述忆阻器的所述电压至少部分地基于所述第一组开关和第二组开关中的开关的状态及所述电路的电源。
22.如权利要求12所述的方法，其中 所述突触前接口电路连接到第一多个忆阻器，所述第一多个忆阻器中的每一个忆阻器都经由一不同的突触后接口电路连接到一不同的突触后神经元电路，所述突触后神经元电路包括所述第二神经元电路，及 所述突触后接口电路连接到第二多个忆阻器，所述第二多个忆阻器中的每一个忆阻器都经由一不同的突触前接口电路连接到一不同的突触前神经元电路，所述突触前神经元电路包括所述第一神经元电路。
23.一种用于实现用以对接神经系统中两个或更多个神经元电路的电路的装置，包括 用于在第一神经元电路与第二神经元电路之间连接忆阻器的模块；用于使用突触前接口电路将所述第一神经元电路与所述忆阻器相连接的模块；及 用于使用突触后接口电路将所述忆阻器与所述第二神经元电路相连接的模块，其中， 所述突触前接口电路和突触后接口电路包括高阻抗终端。
24.如权利要求23所述的装置，进一步包括 用于使用所述高阻抗终端选择性地改变忆阻器电阻的模块。
25.如权利要求24所述的装置，进一步包括 用于在有意的训练事件期间改变所述忆阻器电阻的模块。
26.如权利要求23所述的装置，其中 所述突触前接口电路包括第一组开关，所述第一组开关中的至少一个开关基于来自所述第一神经元电路的第一输出脉冲而改变其状态，并且所述改变导致第一电流流过所述忆阻器，将所述第一电流镜像至所述第二神经元电路中并将横跨所述忆阻器的电压设定为低于第一阈值电平； 所述突触后接口电路包括第二组开关，所述第二组开关中的至少一个开关基于来自所述第二神经元电路的第二输出脉冲而在训练事件期间改变其状态，并且所述改变导致第二电流流过所述忆阻器，并且所述电压为恒定且高于第二阈值电平；及 所述高阻抗终端包括如果分别至少部分地由于所述第一输出脉冲和所述第二输出脉冲而使得所述第一组开关中至少一个开关与所述第二组开关中至少一个开关同时切断，就阻止电流流过所述忆阻器。
27.如权利要求26所述的装置，其中 在所述电路的第一时钟信号的第一脉冲上产生所述第一输出脉冲， 所述第一电流在所述第一时钟信号的所述第一脉冲期间流过所述忆阻器， 在所述第一时钟信号的所述第一脉冲之后的第二脉冲上产生所述第二输出脉冲，及所述第二电流在从所述突触后接口电路到所述突触前接口电路的方向上流过所述忆阻器，导致所述忆阻器的电阻增大，所述方向基于所述第一组开关和第二组开关中受所述电路的第二时钟信号的脉冲控制的开关的状态。
28.如权利要求27所述的装置，其中 所述第二电流在所述第二时钟信号其中一个脉冲的一部分期间在所述方向上流过所述忆阻器，及 所述第二电流流动的持续时间取决于在所述第一输出脉冲与所述第二输出脉冲之间的时间差。
29.如权利要求26所述的装置，其中 所述第一组开关中的一个或多个开关基于来自所述第一神经元电路的第三输出脉冲而改变状态，及 由所述第二和第三输出脉冲导致的所述改变产生第三电流并使得所述电压恒定且高于第三阈值电平，所述第三电流在与所述第二电流不同的方向上流过所述忆阻器。
30.如权利要求29所述的装置，其中 在所述电路的第一时钟信号的脉冲上产生所述第二输出脉冲， 在所述第一时钟信号的所述脉冲后的另一个脉冲上产生所述第三输出脉冲，及 所述第三电流在从所述突触前接口电路到所述突触后接口电路的方向上流过所述忆阻器，导致所述忆阻器的电阻减小，所述方向基于所述第一组开关和第二组开关中受所述电路的第二时钟信号的脉冲控制的开关的状态。
31.如权利要求30所述的装置，其中 所述第三电流在所述第二时钟信号其中一个脉冲的一部分期间在所述方向上流过所述忆阻器，及 所述第三电流流动的持续时间取决于在所述第二输出脉冲与所述第三输出脉冲之间的时间差。
32.如权利要求26所述的装置，其中，横跨所述忆阻器的所述电压至少部分地基于所述第一组开关和第二组开关中的开关的状态及所述电路的电源。
33.如权利要求23所述的装置，其中 所述突触前接口电路连接到第一多个忆阻器，所述第一多个忆阻器中的每一个忆阻器都经由一不同的突触后接口电路连接到一不同的突触后神经元电路，所述突触后神经元电路包括所述第二神经元电路，及 所述突触后接口电路连接到第二多个忆阻器，所述第二多个忆阻器中的每一个忆阻器都经由一不同的突触前接口电路连接到一不同的突触前神经元电路，所述突触前神经元电路包括所述第一神经元电路。
全文摘要
本发明的某些实施例支持用于在生物启发型网络中训练突触的技术。可以将仅一个基于忆阻器的器件用作在一对神经元之间的突触连接。可以以低电流消耗来实现突触权重的训练。所提出的突触训练电路可以由多个输入/输出连接共用，而每个神经元电路可以仅利用一个数字实现的脉冲宽度调制(PWM)产生器来产生突触训练脉冲。仅有慢时钟信号的三个阶段可以用于神经元到神经元的通信和突触训练。还可以为建立突触训练事件而产生一些特定控制信号。借助这些信号，突触训练电路在训练事件以外可以处于高阻抗状态，从而突触电阻(即，突触权重)在权重训练过程以外不会受到影响。
文档编号G06N3/063GK102959565SQ201180030039
公开日2013年3月6日 申请日期2011年7月7日 优先权日2010年7月7日
发明者V·阿帕林, Y·唐 申请人:高通股份有限公司