专利名称：存储器设备的制作方法
存储器设备关联申请本申请享受以日本申请专利2011-203777号(申请日2011年9月16日)和2012-024188 (申请日2012年2月7日)为基础申请的优先权。本申请通过引用该基础申请而包括基础申请的全部的内容。技术区域本发明的实施方式涉及存储器设备。
背景技术：
存在作为保持数据的介质的各种手段。作为那样的介质，有例如基于客户端服务器模型的存储器设备。基于客户端服务器模型的存储器设备及主机设备组成的存储器系统，具有与其他的存储器系统不同的特点。例如，基于客户端服务器模型的存储器设备及主机设备的分工，与不基于客户端服务器模型的存储器设备及主机设备的分工不同。因此，主机设备和存储器设备之间的通信内容，在基于客户端服务器模型的系统和不基于其的系统中也有差异。存储器系统遵循特定的规格。例如，作为基于客户端服务器模型的存储器系统，例如，可列举UFS (Universal Flash Storage :通用闪速存储器)存储器设备及主机设备。关于在规格中被规定的点，存储器系统必须遵循规范。然而，也存在规格中没被规定的点，关于这样的点，可由存储器系统的设计者决定。关于这样存在自由度的事项，应该以适合存储器系统的特性的形式实现良好的性能的方式来决定。期望对伴随这样的自由度的事项进行恰当的决定，并提供能实现更高性能的存储器设备。
发明内容
本发明的实施方式提供更高性能的存储器设备。实施方式涉及的存储器设备包括向含有多个单元的每个写入单位写入数据的非易失性的存储器；和控制上述存储器的控制器。控制器划分多个分区管理上述存储器的存储器空间，遵从如下决定的写入次序，即对向上述存储器写入来自主机设备的写入数据的要求，向上述主机设备要求发送上述写入数据被划分的部分即写入数据部分并指定其大小。此外，控制器在要求第I分区的访问的第I指令的处理的完成前，接受要求第2分区的访问的第2指令。写入数据部分具有如下方式决定的大小的整数倍的大小，即该写入数据部分和对应的附加的数据的和的大小在上述写入单位的大小以下成为最大。根据本发明的实施方式，可提供更高性能的存储器设备。
图1表示由参考例的存储器系统的通信的情况。图2表示第I实施方式涉及的存储器设备的硬件上的构成。图3是示出存储器的电路图。
图4是示出存储器空间的构成的图。图5表示存储器设备密封的形态的实例。图6表示第I实施方式涉及的存储器设备的功能块。图7表示分组的实例。图8表示逻辑地址和物理块的变换表的实例。图9是更详细地表示第I实施方式涉及的路由器的功能块图。图10示出第I实施方式涉及的数据写入时的通信的情况。图11示出第I实施方式涉及的数据读出时的通信的情况。图12示出第2实施方式涉及的数据写入时的通信的情况。图13示出第2实施方式涉及的数据读出时的通信的情况。图14示出第I实施方式涉及的I页内的数据的内容。
具体实施例方式在实施方式的说明之前，关于基于客户端服务器模型的存储器系统的参考例简单地说明。基于客户端服务器模型的存储器设备中，有设置多个分区的场合。图1示出那样的存储器设备及其主机设备之间的写入时的通信的情况。如图1所示，主机设备通过发出写入指令，开始写入。写入指令包括被写入的数据(写入数据)的逻辑地址、和写入数据的大小的信息。这个写入指令，作为实例指示向存储器设备的分区I的写入。这个存储器设备，一般地，接收写入指令后，决定写入数据的传送要求的内容。传送要求中包括写入数据中的存储器设备期望从主机设备传送的部分的大小和偏移地址。偏移地址是用于特定存储器设备期望传送的部分的位置的地址。主机设备接收传送要求后，向存储器设备传送被要求的数据部分。存储器设备执行以下操作在存储器中写入接收的数据部分，并发送新的数据部分的传送要求。这样的传送要求和写入继续，直到写入数据全部被写入。对应于写入数据全部的写入的成功或失败，存储器设备向主机设备发送相应的响应。从指定某分区的写入指令的发出到响应的发出之间，存储器设备不接受向其他的分区的写入。因此，期望向分区I以外的分区的写入的主机设备，在向分区I的写入结束后，发出例如指示向分区2的写入的写入指令。接受这个写入指令的发出，主机设备及存储器设备与上述同样的次序进行向分区2的写入。这样，从向某分区的写入指令的发出到响应的发出之间，禁止向其他的分区的写入的存储器设备，已知例如eMMC设备。另一方面，存在接受向多个分区的并行的访问的存储器设备及主机设备。作为那样的存储器系统，可列举UFS存储器设备及主机设备。UFS的规格只要求存储器设备及主机设备支持多个分区的访问，而没规定那样的访问的细节。因此，关于详细的未规定事项，考虑存储器系统的特性，需要恰当地决定。以下，关于根据这样的知识和见识构成的实施方式参照
。此外，关于以下的说明，关于具有大致同样的功能及构成的构成要素，使用同样符号，仅在需要时进行重复说明。而且，以下示出的各实施方式，仅示出用于具体化这个实施方式的技术的思想的装置和方法，实施方式的技术的思想在下述内容中不特别指定构成部件的材质、形状、结构、配置等。实施方式的技术的思想，在权利要求的范围内，可加上各种变更。(第I实施方式)图2概略示出第I实施方式涉及的存储器设备。图2示出存储器设备的硬件上的构成。如图2所示，存储器设备(半导体存储装置)I构成为可与主机设备(以下，有仅称为主机的场合)2通信。存储器设备I和主机2至少以如下方式通信对来自主机2的写入要求，存储器设备I可指定写入数据的部分的大小及位置。更具体地，存储器设备I和主机2，根据客户端服务器模型通信。存储器设备1，作为目标方工作，主机2作为发起方工作。作为更加具体的实例，存储器设备I是UFS存储器设备，主机2是支持UFS存储器设备的主机。存储器设备I至少包括非易失性的半导体存储器11、和用于控制存储器11的存储器控制器12。存储器11，以包括多个比特的特定的写入单位进行数据的写入和读出。并且，存储器11，以包括多个写入单位的消除单位消除数据。例如，存储器11包括I个或多个NAND型闪存。存储器11作为NAND型闪存的场合，存储器11，以页单位进行数据的写入和读出。如图3所示，页包括连接的多个存储单元的集合的存储器空间，分配固有的物理地址。各存储单元包括所谓层叠栅结构的MOSFET (metaloxide semiconductor field effect transistor :金属氧化物半导体场效应晶体管)MT。各单元晶体管MT，对应在浮游栅电极FG积蓄的电子的数，阈值电压变化，存储对应这个阈值电压的差异的信息。单元晶体管MT构成将电流路径(源极/漏极SD)之间互相串联连接的NAND串，在NAND串的两端连接选择晶体管S1、S2。选择晶体管S2的电流路径的另一端与比特线BL连接，选择晶体管SI的电流路径的另一端与源极线SL连接。字线WLO至WL63，在WL方向延伸，与属于同行的多个单元晶体管MT的控制栅电极CG连接。单元晶体管MT，设置在比特线BL和字线WL的各交点上。选择栅线S⑶，在WL方向延伸，与块内的全选择晶体管S2连接。选择栅线SGS，在WL方向延伸，与块内的全选择晶体管SI连接。与同样的字线WL连接的多个存储单元晶体管MT，构成页。存储器11为NAND型闪存的场合，单元晶体管MT取得2个以上的阈值电压不相同的状态，即可构成为I个存储单元可存储多值(多比特)那样的存储器11。关于可存储那样的多值的存储器的场合，在I个字线中分配多个页。存储器11，如图4所示，包括由多个存储单元组成的存储单元阵列91、和在存储单元之间进行数据的输入输出的页缓冲92。页缓冲92，保持I页量的数据。在进行向存储器11的数据的写入的场合，存储器控制器12，与写入指令一起，向存储器11发送表示写入目的地的页地址和I页量的写入数据。存储器11，在页缓冲92中容纳从存储器控制器12接收的写入数据，向页地址中指定的存储单元写入页缓冲92内的写入数据。开始向这个存储单元的写入工作后，存储器11对存储器控制器12输出表示在工作中的忙信号。在继续写入数据的场合，忙信号切换为准备信号之后，对下面的页地址进行与上述同样的工作。在进行从存储器11的数据的读出的场合，存储器控制器12，与读出指令一起，向存储器11发送表示读出目的地的页地址。存储器11，从页地址中指定的存储单元读出在页缓冲92中I页量的数据。开始从这个存储单元的读出工作后，存储器11对存储器控制器12输出忙信号。并且，忙信号切换为准备信号之后，在页缓冲92中容纳的读出数据向存储器控制器11输出。继续读出数据的场合，对下面的页地址进行与上述同样的工作。
而且，在存储器11为NAND型闪存的场合，存储器11，以块单位进行数据的消除。各块包括具有连续的物理地址的多个页。以下的说明，方便上，写入单位为页，擦除单位为块。然而，存储器11，不一定被限定为NAND型闪存。返回图2。存储器设备I包括1/021、核心逻辑部22、1/023。1/021包括用于存储器设备I与主机2连接的硬件上的构成。存储器设备I为UFS存储器设备的场合，存储器设备 I 和主机 2 之间的信号包括 RESET，REF_CLK, DOUT, D0UT_c, DIN, DIN_c, VCC, VCCQ,VCCQ2, VDDi, VDDi2, VDDi3。RESET, REF_CLK, DOUT，D0UT_c, DIN, DIN_c 在主机 2 与 1/021之间通信。RESET是硬件复位信号。REF_CLK是参照时钟。DOUT和D0UT_c形成差动信号对，是从主机2向存储器设备I发送的信号。DIN和DIN_c形成差动信号对，是从存储器设备I向主机2发送的信号。VCC，VCCQ，VCCQ2是向存储器11及核心逻辑部22供给的电源电压。VDDi，VDDi2，VDDi3向核心逻辑部22供给，是在核心逻辑部22内设置稳压器时的输入端子。核心逻辑部22是除了存储器控制器12中的1/023的主要部分。1/023包括用于存储器控制器12与存储器11连接的硬件上的构成。核心逻辑部22包括主机接口 31，缓冲32,数据总线33,存储器接口 34,缓冲35, ECC (error correction code :纠错码)电路36,控制总线 41, CPU (central processing unit :中央处理单兀)42, R0M(read only memory 只读存储器)43，工作RAM (random access memory :随机存取存储器)45，寄存器46。1/021与主机接口 31连接。主机接口 31进行存储器设备I和主机2通信的必需的处理。更具体地，主机接口 31遵循存储器设备I和主机2都依据的通信协议，承担存储器设备I和主机2之间的通信。存储器设备I为UFS存储器设备的场合，例如，主机接口 31是UFS接口。UFS接口关于物理层遵循M-PHY规格，关于链路层遵循UniPro规格。主机接口 31与缓冲32连接。缓冲32经由主机接口 31接收从主机2向存储器设备I发送的数据，并临时地保持。而且，缓冲32临时地保持从存储器设备I经由主机接口31向主机2发送的数据。缓冲32与数据总线33连接。1/023与存储器接口 34连接。存储器接口 34进行存储器控制器12与存储器11通信的必需的处理。更具体地，存储器接口 34以存储器11可认识来自核心逻辑部22的指示的形态发送。存储器11为NAND型闪存的场合，存储器接口 34是NAND闪速接口。存储器接口 34与缓冲35连接。缓冲35经由存储器接口 34接收从存储器11向存储器控制器12发送的数据，并临时地保持。而且，缓冲35，临时地保持从存储器控制器12向存储器11经由存储器接口 34发送的预定的数据。缓冲35与数据总线33连接。存储器接口 34及缓冲35连接至ECC电路36。ECC电路36与数据缓冲35连接。ECC电路36经由数据总线33接收来自主机2的写入数据，在写入数据中附加错误修正符号，向缓冲35供给附加了错误修正符号的写入数据。ECC电路36经由缓冲35接收从存储器11供给的数据，对这个数据使用错误修正符号进行错误修正，向数据总线33供给错误修正了的数据。CPU42, R0M43, RAM45,寄存器 46 连接至控制总线 41。CPU42，R0M43, RAM45,寄存器46经由控制总线41互相通信。CPU42负责存储器设备I的全部的工作。CPU42遵从在R0M43容纳的控制程序(命令)执行预定的处理。CPU42根据控制程序遵循从主机2接收的指令对存储器11执行预定的处理。R0M43容纳由CPU42执行的控制程序等。RAM45作为CPU42的工作区域使用，临时地存储CPU42的工作必需的变量等。寄存器46保持存储器设备I的工作必需的各种的值。而且，寄存器46保持主机2控制存储器设备I必需的各种的值。主机接口 31，缓冲32，存储器接口 34，缓冲35连接至控制总线41。CPU42根据控制程序、来自主机2的指示控制主机接口 31，缓冲32，存储器接口 34，缓冲35。可在存储器控制器12中设置模拟电路51。存储器设备1，例如，可以是在印刷电路板上通过焊膏组装的埋入型，可以是对主机2上设置的卡槽能够装卸的可拆卸型。图5示出密封的形态的存储器设备I的实例。如图5所示，在印刷电路板201上层叠片状的多个存储器11。各存储器11在印刷电路板201上的布线图形(未图示)通过电线202连接。 片状的存储器控制器12，也置于印刷电路板201上，通过电线202在布线图形上连接。在印刷电路板201的里面，设置未图示的外部端子(例如，BGA(ball grid array :球栅阵列))。向外部端子,分配如图2所示的信号(RESET,REF_CLK, DOUT, D0UT_c, DIN, DIN_c, VCC, VCCQ, VCCQ2, VDDi, VDDi2, VDDi3)，经由这个外部端子在存储器设备I外部的主机2之间发送信号。印刷电路板201，存储器11，存储器控制器12，电线202，例如通过树脂制的包装203密封。其次，在图6，示出存储器设备I的构成的其他观点。更具体地，图6示出存储器设备I的逻辑构成，即功能块。各块可以作为硬件，计算机软件的任意或组合两者的手段实现。各功能块是作为硬件执行还是作为软件执行依据具体的实施方式或以系统整体为课题的设计制约。技术人员在每个具体实施方式
中能用各种方法实现这些功能，不过任意的实现的手段均包含在实施方式的范围内。而且，各功能块不必如以下的具体实例那样的区分。例如，可通过在以下的说明示出一部分的功能的功能块和其他的功能块执行。并且，示出的块可以分割成更加细小的功能子块。实施方式不通过实现哪个块来限定。存储器设备I包括目标端口 61,路由器62,设备管理器63,描述符64,属性65,标志66，多个LUdogical unit :逻辑单元)67。目标端口 61是用于可通信地连接存储器设备I与主机2的端口，例如与主机接口 31相对应。路由器62向地址的LU67路由从主机2接收的通信(任务，指令，数据，查询等)。主机2通过将I个LU67作为地址的要求来要求指令的处理或任务管理功能。LU67之间,可通过地址(例如LUN(logical unit number :逻辑单元号))互相识别。LUN，例如，如图7所示，可以包含在存储器设备I和主机2之间的通信中。如图7所示，分组101包括LUN102、实体部103。LUN102可以例如包含在分组101的头中。实体部103包括在分组的功能上固有的内容，例如指令，数据，各种的参数等。各分组的地址的LU67通过LUN唯一地被特定。UFS存储器设备中，存储器设备I和主机2之间的分组都包括头，在头内记述LUN。路由器62根据这个通信中的LUN向地址的LU67路由从主机2接收的通信(任务，指令，数据，查询)。而且，路由器62例如通过时间分割以恰当的顺序向目标端口 61发送来自多个LU67的主机2给送的通信。路由器62例如通过CPU42，R0M43,寄存器46实现。即，通过CPU42，R0M43中的程序，一边参照寄存器46中的值，一边通过执行实现。设备管理器63进行设备级别的工作及配置的管理。设备级别的管理，例如，包括存储器设备I的电力管理，休眠等的控制等。设备级别的配置包括保持描述符的组等。设备管理器63以来自主机2的存储器设备I的配置信息的变更及输出要求即查询要求的方式处理指令。设备管理器63，例如通过CPU42，R0M43，寄存器46实现。S卩，通过CPU42，R0M43中的程序，一边参照寄存器46中的值，一边通过执行实现。描述符64,属性65,标志66,例如作为工作RAM45中的数据实现。描述符64具有预先定义的格式的数据结构，用于记述关于存储器设备I的某种特征。描述符64中，例如，包括对访问存储器设备I必需的设备类，子类，协议等。属性65是表示在存储器设备I上给予的设定的变更可能或读出专用的参数。属性65中，例如，包括在存储器设备I和主机2之间可传送的数据的最大值等。标志66包括关于各种的项目的选取其一的逻辑值，例如通过“真”或“假”，或者“O ”或“ I ”等表示。各LU67，例如通过存储器11，存储器接口 34，缓冲35，ECC电路36，CPU42，R0M43,寄存器46实现。各LU67互相独立，执行来自主机2的处理。因此，各LU67利用存储器11，接口 21、23，缓冲35，ECC电路36，CPU42，R0M43，寄存器46等资源的一部分实现。各LU通过从上述主机2特定I个LU的LUN互相区别。来自主机2的指令通过指定的LU67执行。
各LU67包括设备服务器71，任务管理器72，存储器区域73。存储器区域73由存储器11的存储器区域中的一部分构成，实际容纳来自主机2的写入数据。设备服务器71及任务管理器72，例如通过CPU42，R0M43,寄存器46实现。S卩，通过CPU42，R0M43中的程序，一边参照寄存器46中的值，一边通过执行实现。设备服务器71解释要求从主机2接收的LU级别的处理的指令，并执行。那样的处理中，例如，包括数据的写入，读出，消除等。因为LU67包括存储器区域73，设备服务器71至少具有控制存储器区域73 (存储器11)的功能。任务管理器72控制多个指令(任务)的执行的顺序，提供任务管理功能。如上所述，设备服务器71进行存储器11控制涉及的处理。那样的处理包括逻辑地址和物理地址的变换。逻辑地址是通过主机2向主机2期望在存储器设备I中写入的数据分配的地址。物理地址，如上所述，是用于特定存储器11的写入区域(页)或消除区域(块)的地址。设备服务器71通过自身相对应的存储器区域73管理数据的存储状态。所谓存储状态的管理，包括管理哪个物理地址的页(或物理块)保持哪个逻辑地址的数据的关系，和哪个物理地址的页(或物理块)是消除状态(什么都没被写入，或保持无效的数据的状态)。为了所述管理，设备服务器71，例如保持逻辑地址物理地址变换表(以下，有仅称为变换表的场合)。作为变换的实例，例如，如图8所示，可作为块分配。对各块中的各页，分配固定的逻辑地址偏移。图8示出存储器11的写入单位的大小为16kB，逻辑地址向每512B大小的数据分配的实例。其次，参照图9及图10，关于数据写入时的工作说明。图9是更详细地示出第I实施方式涉及的路由器62的功能块图。图10示出第I实施方式涉及的数据写入时的通信的情况。如图9所示，路由器62包括管理部81，优先顺序保持部82，优先顺序判断部83，分配排列部84，模式明示部85。管理部81管理路由器62的全部。优先顺序保持部82在多个LU67彼此之间的优先顺序被制定时，保持明示优先顺序的信息。优先顺序，例如，存储器设备I的用户可通过主机设备2设定。优先顺序保持部82，例如通过RAM44和/或寄存器46实现。优先顺序判断部83访问优先顺序保持部82，判断多个写入指令的各个访问对象即多个LU67彼此的优先顺序。分配排列部84，参照其中包括的LUN，向地址的LU67分配从主机2接收的通信。而且，分配排列部84，例如通过时间分割以恰当的顺序向目标端口 61发送来自多个LU67的主机2给送的通信。更具体地，分配排列部84根据来自优先顺序判断部83的信息，决定顺序。关于模式明示部85后述。存储器设备I可构成为在要求某LU67的访问的指令(写入，读出，消除等)的处理的完成前，接受要求其他的LU67的访问的其他的指令。具体地，通过路由器62上述的功能，多个LU67的并行访问成为可能。其次，参照图10，关于数据写入时的序列说明。以下，取得2个LU671; LU672的并行的访问的场合为实例。并且，本实例中，所述2个LU671; LU672彼此之间的优先顺序没被设定。在优先顺序被设定的场合，关于第2实施方式说明。如图10所示，从主机2向存储器设备I发送第I写入指令。写入指令都至少包括LUN，写入指示，地址，写入数据大小。地址是写入数据被写入的位置(逻辑地址)。写入数据大小表示写入数据的全部的大小。第I写入指令将LU67i作为地址。UFS存储器系统中，数据、指令、查询等都通过分组传送。在存储器设备I及主机2为UFS存储器系统的场合，写入指令相当于指令传送分组(Command UPIU)。指令传送分组包括头，分组的实体部中包括指令记述部，指令记述部中容纳SCSI (small computersystem interface :小型计算机系统接口)指令。SCSI指令中,包括写入指令,地址,写入数据大小。第I写入指令，通过由路由器62的分配经由地址的Limi设备服务器71接收。设备服务器71对写入数据全部中的某部分(写入数据部分)，生成传送要求。传送要求，要求与写入数据部分写入的结果页的最后端相符的大小的写入数据部分。在写入要求相当于从页的前头的写入的场合，各写入数据部分等于页大小。这样，设备服务器71以每页大小要求写入数据部分。存储器11，因为以页单位进行数据写入，在与写入数据中的I页同样的大小的每部分中接收数据时，能高效率写入数据。此外，本实例中，逻辑地址是0x0000，这样，相当于从块(即页)的前头的写入要求。因此，最初的传送要求1-1，要求从写入数据的前头的部分。更具体地，生成逻辑地址为0x0000的16kB大小的写入数据部分的传送要求。传送要求1-1，如图10所示，经由路由器62向主机2发送。此外，写入要求不相当于从页的前头的写入要求的场合，设备服务器71要求与从写入数据的前头到写入处的页的最后端相当的大小的部分，作为I号的写入数据部分，后续的写入数据部分为页大小。传送要求包括LUN(头)，传送数据地址，传送数据大小。传送数据地址表示LU67要求传送的写入数据部分的偏移地址。传送数据大小表示对应的写入数据部分的大小。存储器设备I及主机2为UFS存储器系统的场合，传送要求相当于传送要求分组(Ready ToTransfer UPIU)。传送要求分组,在分组的实体部中，表示LU67可进行数据传送的准备,并包括传送数据地址，传送数据大小。如图10所示，主机2，在接收传送要求后，发送这个被要求的写入数据部分。数据传送包括LUN(头)，数据。存储器设备I及主机2为UFS存储器系统的场合，写入数据部分通过主机数据传送分组(Data Out UPIU)传送。主机数据传送分组，在实体部，包括要传送的写入数据部分。来自主机2的写入数据部分，通过发出对应的传送要求的第1LU67:接收(数据传送1-1)。接收的写入数据部分，通过设备服务器71的控制在存储器区域73的恰当的位置写入。接着，第lLU67i的设备服务器71，生成随后的传送要求1_2。这个传送要求1_2，要求与写入数据全部中的最初的写入数据部分连续的页大小的部分的传送。这个2号的写入数据部分，相当于逻辑地址为0x0020的16kB大小的写入数据部分。传送要求向主机2发送(数据传送1-2)。接着，对应的数据部分，以参照I号的数据部分说明同样的次序在存储器区域73写入。在由第I写入指令的第lLU67i的写入完成之前，发出要求第2LU672的写入的第2写入指令。第2写入指令的发出的定时，不限于如图10所示。第2写入指令，例如，要求逻辑地址为0x1000的32kB大小的数据的写入。路由器62，在由第I写入指令的写入完成之前，接收第2写入指令时，不拒绝这个处理。具体地，根据以下的规则，路由器62处理2个要求(第1，第2写入指令)。 如上所述，本实施方式中，在LU67彼此之间不决定优先顺序。更具体地，至少，在未完成的第I写入指令为对象的第lLU67i和新接收的第2写入指令为对象的第2LU672之间不决定优先顺序。这个优先顺序的信息，在优先顺序保持部82中保持。优先顺序判断部83，访问优先顺序保持部82，取得优先顺序的信息。接着，优先顺序判断部83得知在第lLU67i和第2LU672之间不决定优先顺序，向分配排列部84通知这个旨意。分配排列部84，对未完成的多个LU67的访问(本实例中为写入)要求，在这些要求作为对象LU67彼此之间不决定优先顺序的场合，并行处理所述多个要求。即，将传送要求及数据传送作为I组的处理，每组根据时间分割轮流执行用于执行多个写入要求的分别的处理。更具体地，每LU67中按顺序各一次处理在处理中的多个LU67用的处理。例如，如本实例，对2个LU67的并列的处理要求，分配排列部84进行第lLU67i，第21^672，第lLU67i，第2LU672...的交替处理。关于3对以上的LU67的并列的处理要求也同样。分配排列部84向作为地址的第2LU672发送接收的第2写入指令。第2LU672的设备服务器71，接受第2写入指令后，生成传送要求。传送要求的生成，与关于上述的第I写入指令一样。本实例中，生成逻辑地址为0x1000的16kB大小的写入数据部分的传送要求2-1。传送要求2-1，通过分配排列部84接收，接着向主机2发送。接着，分配排列部84从主机2接受对应的数据部分，向第2LU672发送他(数据传送2-1)。第2LU672的设备服务器71以参照I号的数据部分说明同样的次序在第2LU672存储器区域73写入。进行第2LU67i涉及的处理的期间，停止第lLU67i涉及的处理。例如，分配排列部84，即使接受了来自第lLU67i的传送要求，不送出他而临时地保持。作为实际的形态的一个实例，在图6的构成用软件实现的场合，软件接受第2写入指令后，执行第2LU672涉及的处理，第2LU672涉及的第I次的处理(传送要求及数据传送)的结束后，生成第lLU67i涉及的传送要求。第2LU672涉及的数据传送2_1结束后，分配排列部84向主机2发送来自第1LU67i的传送要求1-3。接着，与传送要求1-3相对应的数据部分向第11^671写入(数据传送1_3)。以下，重复同样的处理。即，重复第lLU67i涉及的处理，第2LU672涉及的处理，第lLU67i涉及的处理，...。在各处理中，传送要求，要求从与某LU67的之前的数据部分连续的部分要求页大小的数据的传送。关于处理中的要求(写入要求)的处理完成后，相对应的LU67的设备服务器71，向主机2发送写入成功的旨意的响应。图10中，关于第2写入指令，由传送要求及数据传送构成的处理用2次结束。发出关于全部的要求的成功的旨意的响应后，结束处理。至此的说明中，按顺序各I次执行用于多个LU67的各处理。然而，可例如按顺序各2次或以上次数执行。并且，顺序在每I周可以变化。例如，在第I周按第1LU，第2LU，第3LU的顺序，在第2周按第1LU，第3LU，第2LU的顺序执行。即，结果，作为各数据传送为相同的大小，在多个LU涉及的处理要求并存的期间，均等处理各LU涉及的处理。如何实现均等的使用可以用本说明书记载的各种方法和可能的所有方法实现。关于读出也同样。图11示出第I实施方式涉及的数据读出时的通信的情况。希望数据读出的主机2，代替图10的写入指令，向存储器设备I发出读出指令。读出指令都至少包括LUN，读出指示，读出数据的逻辑地址。读出的场合，LU67接受读出指令后，将分割成读出数据全部中的恰当的大小的部分，每部分依次送出。存储器设备I及主机2为UFS存储器系统的场合，读出数据部分通过设备数据传送分组(Data In UPIU)传送。设备数据
传送分组，在实体部，包括要传送的读出数据部分。路由器62向主机2发送读出数据部分。与写入的场合相同，多个LU67涉及的要求的处理并列进行的期间，均等进行各LU67涉及的处理。图的实例中，从第2读出指令的接收，交替进行来自Limi的数据传送和来自LU672的数据传送。关于某读出指令的读出数据全部的送出完成后，相对应的LU67经由路由器62向主机2发送成功的旨意的响应。关于读出在这里说明的其他点，与写入完全同样。如上所述，第I实施方式涉及的存储器设备可构成为，在某第I指令的处理完成之前，接受其他的第2指令。在更多的指令的场合也同样，通常，可以地构成为，某I个或多个指令的处理完成之前，接受新的指令。即，可以构成为多个LU的多访问。存储器设备，对处理未完成的多个指令，将由各指令要求的处理分割成多个部分，关于各LU轮流按顺序执行各部分。这样，实现多个LU的并行的访问。特别是，在主机支持多任务应用的场合，提供了通过多任务应用可以提高并行工作的性能的存储器设备。至此的说明，涉及通常许可多访问的实例。另一方面，例如，可设置许可多访问的模式(多访问许可模式)和禁止多访问的模式(多访问禁止模式)。为此，如图9所示，例如，在路由器62中设置模式明示部85。模式明示部85例如通过RAM44和/或寄存器46实现。模式明示部85中，容纳表示存储器设备I设定成哪个模式的信息。模式的选择可由存储器设备I的用户通过主机设备2设定。模式的选择，例如能在存储器设备I的初始设定时，或任意的定时进行。路由器62中的例如管理部81，在某第I指令的处理完成之前接收其他的第2指令后，参照模式明示部85，向分配排列部84通知结果。在许可多访问的场合，分配排列部84如上所述工作。另一方面，在禁止多访问的场合，分配排列部84拒绝第2个指令。具体地，例如，路由器62仅仅无视第2个指令。或，向主机2通知不能接受某指令的处理中的其他的指令的旨意。在该场合，主机2，在用于先前的指令的处理的完成后，向存储器设备I发出后续的指令。2个模式的并用下，例如，处理可支持期望按开始的顺序完成的用户。而且，如上所述的ECC电路36向写入数据附加错误修正符号。具体地，ECC电路36根据ECC电路36的特性等将接收的写入数据部分分割成特定的大小的部分(称为实数据部分)。并且，ECC电路36在每实数据部分生成ECC，向对应的实数据部分附加。S卩，实数据部分是用于ECC的处理单位。实数据部分、对应的ECC、和对应的管理数据的组例如被称为帧等。从ECC电路36输出帧。与写入数据的地址的LU相对应的设备服务器71，根据以这个帧作为对象接收完毕的数据写入要求，在缓冲35中积蓄来自ECC电路36的帧。在缓冲35中积蓄的帧的个数达到恰当的数后，对应的设备服务器71在对应的存储器区域73写入多个帧的组。这里，存储器设备I考虑帧的大小及各种必需的管理数据的大小，决定写入数据部分的大小。具体地，存储器设备I要求如下方式决定的大小的写入数据部分将写入数据部分和与其相对应的全部的附加数据(ECC，管理数据)组合的大小在页以下变成最大。图14示出由第I实施方式涉及的存储器设备I的I页中的数据的内容。即，存储器设备I要求，在页上写入的结果，如图14所示决定的大小的写入数据部分。如图14所示，I帧包括实数据部分301，对应的管理数据302，对应的ECC303。图14示出1024字节的实数据部分301，2字节的管理数据302，76字节的ECC303。存在其他每I页中包括管理数据306的场合。向管理数据306也附加ECC307。管理数据306、ECC307的大小分别例如是8字节、76字节。存储器设备I要求以如下方式决定的大小的写入数据部分从页大小去除将由写入数据部分的部分组成的多个实数据部分301和第I附加的数据(例如ECC303，307及管理数据302，306)组合的页大小的未使用部308的大小，比实数据部分301和向其实数据部分附加的第2附加的数据(例如ECC303及管理数据302)的大小更小。通过用这样的大小的写入数据部分，能最大限度利用页。通过采用的ECC的方式，决定与ECC处理单位相当的实数据部分301的大小。也同样决定管理数据302，ECC303，管理数据307的大小。因此，在页大小以下，最大的实数据部分301的个数通过ECC处理单位的大小决定。(第2实施方式)第I实施方式中，多个LU67涉及的要求的处理在LU67间平等地执行。第2实施方式中，多个LU67涉及的要求的处理在LU67间偏重执行。第2实施方式涉及的存储器设备具有与第I实施方式相同的硬件构成(图2)及功能块(图6)。以下，参照图11，关于写入序列与第I实施方式不同的点说明。另一方面，应注意，关于用第2实施方式的说明没有接触的点，在第2实施方式中完全适用第I实施方式的记述。图11的处理与到中途的第I实施方式(图10)相同。S卩，到第I写入指令，传送要求1-1，数据传送1-1，传送要求1-2，数据传送1-2为止，与第I实施方式同样地进行。 存储器设备1，在由第I写入指令的向第ILTOT1的写入完成之前，接收第2写入指令。此外，以下的说明，存储器设备I处于多访问许可模式。第2写入指令，例如，要求逻辑地址为0x1000的32kB大小的数据的写入。路由器62，在由第I写入指令的写入完成之前，接收第2写入指令后，不拒绝处理他。具体地，根据以下的规则，路由器62处理多个要求(第1，第2写入指令)。优先顺序判断部83访问优先顺序保持部82，取得优先顺序的信息。在这里作为实例，第2LU672具有比第lLU67i高的优先顺序。优先顺序判断部83得知第2LU672的优先顺序高，向分配排列部84通知这个旨意。分配排列部84，将具有最高的优先顺序的LU67涉及的处理以最优先地集中进行，并使之完成。本实例中，第2LU672的设备服务器71，继续第2写入指令，发送来自第2LU672的传送要求2-1，接受对应的数据部分，向第2LU672的存储器区域73写入。继续地，存储器设备2进行第2LU672涉及的处理。即，第2LU672的设备服务器71，发送传送要求2-2，接受对应的数据部分，向第2LU672的存储器区域73写入。在这个时刻，第2写入指令的处理完成，所以第2LU672的设备服务器71向主机2发送写入成功的旨意的响应。进行第2LU672涉及的处理的期间，停止第lLU67i涉及的处理。例如，分配排列部84，即使接受了来自第lLU67i的传送要求，不送出他而临时地保持。作为实际的形态的一个实例，在图6的构成用软件实现的场合，在用于第2LU672的处理的完成后，重新开始用于第ILTOT1的处理。以后，重新开始用于第lLU67i的处理，继续直到完成。对3个以上的LU的处理并行的场合也遵循上述的规则执行。即，优先顺序判断部83，在处理多个要求中，接受新的要求时，将接收完毕的要求作为对象的多个LU67和新的要求作为对象LU67的优先顺序相比较。实际上，在全部LU67中优先顺序被设定的场合，将当前最高的优先顺序的LU和新的要求作为对象LU相比较足以。并且，中断地进行用于具有最高的优先顺序的LU67的处理。这个中断处理完成后，处理在剩余的多个要求中，最高的优先顺序的LU67作为对象的要求。这样，处理继续，直到全部的要求完成。并且，第2实施方式可与第I实施方式组合。即，在具有相同的优先顺序的2个LU涉及的处理以第I实施方式那样被执行的期间，对具有更高的优先顺序的其他的LU涉及的要求，最优先执行用于这个要求的处理。完成后，先前的2个LU的处理，以第I实施方式那样继续。至此的说明，执行具有最高的优先顺序的LU67涉及的处理，直到完成。然而，例如根据优先顺序向各LU67安排权重，各LU67涉及的处理可以被偏重处理。例如，将某LU涉及的I次的处理和其他的LU涉及的更多次(例如2次)处理作为I组，重复执行组。这个实例中，I组中享受2次的处理的LU具有比享受I次的处理的LU更高的优先顺序。本实施方式中，用实例说明了关于写入的处理。然而，与第I实施方式相同，本实施方式也可适用于读出。图12示出第2实施方式涉及的数据读出时的通信的情况。存储器设备I在用于第I读出指令的处理完成前接收第2读出指令。于是，存储器设备I只进行用于第2读出指令的处理，并使之完成。继续地，存储器设备I重新开始用于第I读出指令的处理。除了关于读出在这里说明的点以外，与写入完全同样。如上所述，第2实施方式涉及的存储器设备与第I实施方式相同，可构成为，在某I个或多个指令的处理完成之前，接受新的指令。存储器设备I每次在接受新的指令时，例如根据全部指令作为对象LU的优先顺序，优先处理用于具有最高的优先顺序的LU的处理。作为优先处理的实例，用于该LU的处理可以被集中的执行，与其他的处理是并行的，但是可以被更多次数处理。这样，实现多个LU的并行的访问。在第2实施方式与第I实施方式相同，也通过如下方式决定写入数据部分的大小将写入数据部分的大小和与其对应的全部的附加的数据(ECC，管理数据)组合的大小在页以下成为最大。而且，上述的实施方式中，存储器设备I要求向主机2传送的写入数据部分，是存储器11的I页量的大小，但是，这个写入数据部分的大小不被限定为I页量，只要是页大小的整数倍即可。与考虑附加的数据的场合相同。即，写入数据部分的大小，是将写入数据部分和与其对应的全部的附加的数据(ECC，管理数据)的大小在页以下成为最大的方式决定的大小的整数倍即可。说明了本发明的几个实施方式，但是，这些实施方式，作为实例出示，不意图限定发明的范围。这些新的实施方式，可以用其他的各种各样的形态实施，在不越出发明的要旨的范围内，能进行各种的省略，调换，变更。这些实施方式及其变形，包含在发明的范围和要旨内，并且包含在权利要求的范围内记载的发明及其等同物的范围内。
权利要求
1.一种存储器设备，其特征在于，包括向含有多个单元的每个写入单位写入数据的非易失性的存储器；和控制上述存储器的控制器；上述控制器，划分多个分区管理上述存储器的存储器空间，遵从如下决定的写入次序， 即对向上述存储器写入来自主机设备的写入数据的要求，向上述主机设备要求发送上述写入数据被划分的部分即写入数据部分并指定其大小，在要求第I分区的访问的第I指令的处理的完成前，接受要求第2分区的访问的第2指令；上述写入数据部分具有如下方式决定的大小的整数倍的大小，即该写入数据部分和对应的附加的数据的和的大小在上述写入单位的大小以下成为最大。
2.如权利要求1所述的存储器设备，其特征在于，上述控制器，在上述第I指令的处理的完成前接收上述第2指令后，轮流执行由上述第I指令要求的处理的一部分的执行和由上述第2指令要求的处理的一部分的执行。
3.如权利要求2所述的存储器设备，其特征在于，上述控制器，在由分别要求I个或多个分区的访问的I个或多个先前指令要求的处理的完成前，接收要求其他的分区的访问的后续指令后，关于上述先前指令及上述后续指令的各个均等顺序执行由上述先前指令的各个要求的处理的一部分的执行和由上述后续指令要求的处理的一部分的执行。
4.如权利要求2所述的存储器设备，其特征在于，上述控制器，在上述第I指令的处理的完成前，接收上述第2指令后，不进行由要求上述第I分区及上述第2分区的优先顺序低的一方的访问的上述第I及第2指令的一方要求的处理，使由上述第I及第2指令的另一方要求的处理的完成。
5.如权利要求1所述的存储器设备，其特征在于，上述控制器设定为，在要求上述第I 分区的访问的指令的处理的完成前接受要求上述第2分区的访问的指令的第I模式，和在要求上述第I分区的访问的指令的处理的完成前拒绝要求上述第2分区的访问的指令的第 2模式中的任一个。
6.如权利要求1所述的存储器设备，其特征在于，上述附加的数据，包括用于对应的写入数据部分的管理数据及错误修正符号的至少一方。
7.如权利要求1所述的存储器设备，其特征在于，上述控制器包括生成上述错误修正符号的错误修正符号电路，上述错误修正符号电路，对接受的数据被分割的部分即每个修正单位生成错误修正符号。
8.如权利要求7所述的存储器设备，其特征在于，从上述写入单位的大小减去上述写入数据部分及对应的管理数据的组的大小的部分的大小，在上述修正单位和用于上述修正单位的附加的数据的大小以下。
9.如权利要求1所述的存储器设备，其特征在于，上述写入数据部分中，该写入数据部分及对应的附加的数据的和在上述写入单位的大小以下成为最大。
10.如权利要求1所述的存储器设备，其特征在于，上述存储器设备是UFS存储器设备。
11.如权利要求1所述的存储器设备，其特征在于，上述存储器设备包括第I逻辑单位及包括第2逻辑单位，其分别包括上述控制器的功能的一部分和上述存储器的存储器区域的一部分，上述第1、第2逻辑单位互相独立，在对应的自身的存储器区域写入数据，并发送上述写入数据部分的传送要求。
12.—种存储器设备，其特征在于，包括向含有多个单元的每个写入单位写入数据的非易失性的存储器；和控制上述存储器的控制器，上述控制器划分多个分区管理上述存储器的存储器空间， 遵从如下决定的写入次序，即对向上述存储器写入来自主机设备的写入数据的要求，向上述主机设备要求发送上述写入数据被划分的部分即写入数据部分并指定其大小，向上述主机设备要求在写入单位写入的结果与该写入单位的最后端一致的大小的写入数据部分的传送，在要求第I分区的访问的第I指令的处理的完成前，接受要求第2分区的访问的第2 指令。
13.如权利要求12所述的存储器设备，其特征在于，上述控制器，在上述第I指令的处理的完成前接收上述第2指令后，轮流执行由上述第I指令要求的处理的一部分的执行和由上述第2指令要求的处理的一部分的执行。
14.如权利要求12所述的存储器设备，其特征在于，上述控制器，在由分别要求I个或多个分区的访问的I个或多个先前指令要求的处理的完成前，接收要求其他的分区的访问的后续指令后，关于上述先前指令及上述后续指令的各个均等顺序执行由上述先前指令的各个要求的处理的一部分的执行和由上述后续指令要求的处理的一部分的执行。
15.如权利要求12所述的存储器设备，其特征在于，上述控制器，在上述第I指令的处理的完成前，接收上述第2指令后，不进行由要求上述第I分区及上述第2分区的优先顺序低的一方的访问的上述第I及第2指令的一方要求的处理，使由上述第I及第2指令的另一方要求的处理的完成。
16.如权利要求12所述的存储器设备，其特征在于，上述控制器设定为，在要求上述第 I分区的访问的指令的处理的完成前接受要求上述第2分区的访问的指令的第I模式，和在要求上述第I分区的访问的指令的处理的完成前拒绝要求上述第2分区的访问的指令的第 2模式中的任一个。
全文摘要
存储器设备包括向含有多个单元的每个写入单位写入数据的非易失性的存储器；和控制上述存储器的控制器。控制器，划分多个分区管理上述存储器的存储器空间，对向存储器写入来自主机设备的写入数据的要求，遵从如下决定的写入次序，所述写入次序以如下方式决定对向上述存储器写入来自主机设备的写入数据的要求，向上述主机设备要求发送上述写入数据被划分的部分即写入数据部分并指定其大小。而且，控制器，在要求第1分区的访问的第1指令的处理的完成前，接受要求第2分区的访问的第2指令。写入数据部分具有如下方式决定的大小的整数倍的大小，即该写入数据部分和对应的附加的数据的和的大小在写入单位的大小以下成为最大。
文档编号G06F13/16GK102999452SQ201210068500
公开日2013年3月27日 申请日期2012年3月15日 优先权日2011年9月16日
发明者山岸治, 白石敦, 长谷川操 申请人:株式会社 东芝