非易失性存储器指令处理的装置及方法
【专利摘要】本发明公开了一种非易失性存储器的指令处理的装置和方法，以及一种非易失性存储器芯片，其中，所述装置包括：指令处理模块，所述指令处理模块包括以下子模块：指令接收子模块，用于接收指令信号；指令判断子模块，用于判断所述指令信号是为正常指令信号或异常指令信号；正常指令处理子模块，用于若为正常指令信号，则允许指令信号输入；异常指令处理子模块，用于若为异常指令信号，则禁止指令信号输入。本发明可以对噪声信号、无效指令提前进行处理，防止其进入存储器的内部指令控制单元，避免快闪存储器响应无效或者误发的指令，加强快闪存储器的适应性。
【专利说明】非易失性存储器指令处理的装置及方法
【技术领域】
[0001]本发明涉及存储器【技术领域】，特别是涉及一种非易失性存储器指令处理装置，一种非易失性存储器指令处理的方法，以及，一种非易失性存储器芯片。
【背景技术】
[0002]目前，随着消费类便携式电子产品市场的迅猛发展，对存储器的需求越来越大。为了适应便携式电子产品的需要，快闪存储器的管脚数目非常少，外部对快闪存储器的操作主要通过读、编程、擦除等指令来完成。随着快闪存储器的功能越来越多样化，对存储器操作的指令集也变得越来越复杂。
[0003]在实际情况中，快闪存储器通过接受外部指令而工作，但是存储器所处的外部环境十分复杂，会存在许多噪声信号。由于存储器的指令集变得越来越复杂，这些噪声信号虽然杂乱无章，但是被存储器芯片接收后，很可能被当作正常信号处理。
[0004]例如，在不正常供电的情况下，特别是在上下电的过程中，这种干扰信号会变得更加明显。而且，产品的主控制芯片在上下电的过程中也处于混乱状态，可能对存储器芯片发送无法预料的指令。这些无效的或者误发的指令一旦被存储器芯片响应，就会导致不可预料的后果。严重时会导致存储器芯片无法继续正常工作，对电子产品的可靠性造成很大的风险。
[0005]因此，本领域技术人员迫切需要解决的技术问题之一在于:提出一种非易失性存储器指令处理的机制，用以在快闪存储器芯片中对噪声信号、无效指令提前进行处理，防止其进入存储器的内部指令控制单元，避免存储器响应无效或者误发的指令，加强快闪存储器的适应性。
【发明内容】
[0006]本发明所要解决的技术问题是提供一种非易失性存储器指令处理的装置及方法，以及，一种非易失性存储器芯片，用以对噪声信号、无效指令提前进行处理，防止其进入存储器的内部指令控制单元，用以避免快闪存储器响应无效或者误发的指令，加强快闪存储器的适应性。
[0007]为了解决上述问题，本发明公开了一种非易失性存储器的指令处理装置，包括:
[0008]指令处理模块，所述指令处理模块包括以下子模块:
[0009]指令接收子模块，用于接收指令信号；
[0010]指令判断子模块，用于判断所述指令信号是为正常指令信号或异常指令信号；
[0011]正常指令处理子模块，用于若为正常指令信号，则允许指令信号输入；
[0012]异常指令处理子模块，用于若为异常指令信号，则禁止指令信号输入。
[0013]优选地，所述指令判断子模块包括:
[0014]高阈值采样单元，用于将所述指令信号用高阈值采样，获得高阈值采样信号；
[0015]低阈值采样单元，用于将所述指令信号用低阈值采样，获得低阈值采样信号；[0016]采样信号判断单元，用于判断所述高阈值采样信号与所述低阈值采样信号是否一致，若是，则调用第一判定单元，若否，则调用第二判定单元；
[0017]第一判定单元，用于判定为正常指令信号；
[0018]第二判定单元，用于判定为异常指令信号。
[0019]优选地，所述高阈值采样单元包括:
[0020]第一高阈值取值子单元，用于若指令信号高于预置的高阈值，则采样信号取第一特征值；
[0021]第二高阈值取值子单元，用于若指令信号低于预置的高阈值，则采样信号取第二特征值。
[0022]优选地，所述低阈值采样单元包括:
[0023]第一低阈值取值子单元，若指令信号高于预置的低阈值，则采样信号取第一特征值；
[0024]第二低阈值取值子单元，若指令信号低于预置的低阈值，则采样信号取第二特征值。
[0025]优选地，所述指令判断子模块包括:
[0026]判断单元，用于判断所述指令信号在预置的指令集内是否有对应的指令，若有，则调用第一判定单元，若无，则调用第二判定单元；
[0027]第一判定单元，用于判定为正常指令信号；
[0028]第二判定单元，用于判定为异常指令信号。
[0029]本发明实施例还公开了一种非易失性存储器指令处理的方法，包括:
[0030]接收指令信号；
[0031]判断所述指令信号是为正常指令信号或异常指令信号；
[0032]若为正常指令信号，则允许指令信号输入；
[0033]若为异常指令信号，则禁止指令信号输入。
[0034]优选地，所述判断指令信号是为正常指令信号或异常指令信号的步骤包括:
[0035]将所述指令信号用高阈值采样，获得高阈值采样信号；
[0036]将所述指令信号用低阈值采样，获得低阈值采样信号；
[0037]判断所述高阈值采样信号与所述低阈值采样信号是否一致；
[0038]若是，则判定为正常指令信号；
[0039]若否，则判定为异常指令信号。
[0040]优选地，所述将指令信号用高阈值采样，获得高阈值采样信号的步骤包括:
[0041]若指令信号高于预置的高阈值，则采样信号取第一特征值；
[0042]若指令信号低于预置的高阈值，则采样信号取第二特征值。
[0043]优选地，所述将指令信号用低阈值采样，获得低阈值采样信号的步骤包括:
[0044]若指令信号高于预置的低阈值，则采样信号取第一特征值；
[0045]若指令信号低于预置的低阈值，则采样信号取第二特征值。
[0046]优选地，所述判断指令信号是为正常指令信号或异常指令信号的步骤包括:
[0047]判断所述指令信号在预置的指令集内是否有对应的指令；
[0048]若有，则判定为正常指令信号；[0049]若无，则判定为异常指令信号。
[0050]本发明实施例还公开了一种非易失性存储器芯片，包括:
[0051]指令处理模块，所述指令处理模块包括以下子模块:
[0052]指令接收子模块，用于接收指令信号；
[0053]指令判断子模块，用于判断所述指令信号是为正常指令信号或异常指令信号；
[0054]正常指令处理子模块，用于若为正常指令信号，则允许指令信号输入；
[0055]异常指令处理子模块，用于若为异常指令信号，则禁止指令信号输入。
[0056]与现有技术相比，本发明包括以下优点:
[0057]本发明通过针对非易失性存储器中增加指令处理模块，对指令信号分别用高低阈值进行采样，对比两路采样信号是否一致，以此判断所述指令信号是否为噪声信号；在预置的指令集内查找是否有指令信号对应的指令，以此判断指令信号是否为无效指令。这样对指令信号做提前判断处理，可以防止无效指令进入存储器内部指令控制单元，以免大量的无效指令引起存储器内部控制电路的混乱，出现异常的操作。从而避免了存储器芯片响应无效或者误发的指令，加强了快闪存储器的适应性。
【专利附图】
【附图说明】
[0058]图1是一种噪声信号采样为正常指令信号示意图；
[0059]图2是本发明的一种非易失性存储器的指令处理装置实施例的结构框图；
[0060]图3是本发明的一种非易失性存储器的指令处理模块示意图；
[0061]图4是本发明的一种指令处理模块用高低预置采样结果示意图；
[0062]图5是本发明的一种非易失性存储器的指令处理方法实施例的步骤流程图；
[0063]图6是本发明的一种非易失性存储器芯片实施例的结构框图。
【具体实施方式】
[0064]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和【具体实施方式】对本发明作进一步详细的说明。
[0065]参照图1，所示为一种噪声信号采样为正常指令信号示意图。噪声信号会导致管脚电位变化有很大的随机性，处于高阻的管脚电位很多时候处于电源与地之间的中间态。图中指令信号输入端口 SI处于高阻状态，在噪声信号的影响下电位十分的不稳定。如果快闪存储器此时对SI管脚采样，很可能被当成06H采入信号内部。一旦快闪存储器的指令集中包含06H指令，快闪存储器就会执行错误的操作，有可能会造成未知的影响。
[0066]针对上述问题，本专利发明人提出本发明实施例的核心构思之一在于，在快闪存储器加置指令处理模块，对指令信号分别用高低阈值进行采样，对比两路采样信号是否一致，以此判断所述指令信号是否为噪声信号；在预置的指令集内查找是否有指令信号对应的指令，以此判断指令信号是否为无效指令。这样对指令信号做提前判断处理，可以防止无效指令进入快闪存储器内部指令控制单元。
[0067]参照图2，示出了本发明的一种非易失性存储器的指令处理装置实施例的结构框图，具体可以包括:
[0068]指令处理模块101，所述指令处理模块101可以在设置于快闪存储器内部，也可以作为一个外部加件设置于快闪存储器的指令信号输入端。
[0069]参照图3，所示为本发明的快闪存储器的指令处理装置示意图，所述快闪存储器包括输入端口 SI，时钟端口 SCK，片选信号端口 CS#，功能控制端口 W#和HOLD#，在指令信号输入端口处设置指令处理模块，其中，SI_IN为指令信号经过指令处理模块处理后获得的允许输入的指令信号。在实际中，所述指令处理模块可以设置为与快闪存储器相连的独立模块，或者，设置在快闪存储器之内。
[0070]所述指令处理模块101具体可以包括以下子模块:
[0071]指令接收子模块11，用于接收指令信号；
[0072]指令判断子模块12，用于判断所述指令信号是为正常指令信号或异常指令信号；
[0073]在本发明的一种优选实施例中，所述指令判断子模块12可以包括高阈值采样单元，低阈值采样单元，采样信号判断单元，第一判定单元，第二判定单元。
[0074]其中，所述高阈值采样单元用于将所述指令信号用高阈值采样，获得高阈值采样信号;
[0075]在指令信号进入指令处理模块时，所述高阈值采样单元可以对于指令信号用高阈值进行采样，即对于输入的指令信号，判断其是高于或低于预置的高阈值。
[0076]在本发明一种优选的实施例中，所述高阈值采样单元可以包括如下单元:
[0077]第一高阈值取值单元，用于若指令信号高于预置的高阈值，则采样信号取第一特征值；
[0078]第二高阈值取值单元，用于若指令信号低于预置的高阈值，则采样信号取第二特征值。
[0079]其中，所述低阈值采样单元，用于将所述指令信号用低阈值采样，获得低阈值采样信号;
[0080]在指令信号进入时，所述低阈值采样单元可以对于指令信号用低阈值进行采样，即对于输入的指令信号，判断其是高于或低于预置的低阈值。
[0081]在本发明一种优选的实施例中，所述低阈值采样单元可以包括如下子单元:
[0082]第一低阈值取值子单元，用于若指令信号高于预置的低阈值，则采样信号取第一特征值；
[0083]第二低阈值取值子单元，用于若指令信号低于预置的低阈值，则采样信号取第二特征值。
[0084]其中，所述采样信号判断单元，用于判断所述高阈值采样信号与所述低阈值采样信号是否一致，若是，则调用第一判定单元，若否，则调用第二判定单元；
[0085]其中，所述第一判定单元，用于判定为正常指令信号；
[0086]其中，所述第二判定单元，用于判定为异常指令信号。
[0087]快闪存储器的管脚接收的信号为正常的主芯片送来的信号，其电位处在中间态的时间较短，因此通过时钟采样后获得高阈值采样信号和低阈值采样信号一致，两路信号通过异或门后不会产生高电平，表示输入的为正常指令信号。但由于噪声信号引起的管脚电位变化，使其处在中间态的时间较多，极容易被时钟信号采样，这样在不同阈值下采样获得的结果就会不同，则输入的指令信号可能为异常指令信号。
[0088]在具体实现中，所述高低阈值采样只是相对而言，没有具体的取值范围。作为一种示例而言，所述第一特征值可以取值为I (高电平)，所述第二特征值可以取值为O (低电平)。例如，在1.8V条件下，高阈值采样可以认为输入电压(指令信号)高于1.2V的采样结果为1，低于1.2V的采样结果为O。低阈值采样可以认为高于0.8V的采样结果为1，低于
0.8V的采样结果为O，这样若输入电压在0.8V与1.2V之间的两种采样结果就会可能不同，表示输入指令信号可能是噪声信号。
[0089]参照图4，所示为本发明的一种指令处理模块用高低阈值采样结果示意图，图中将输入的指令信号通过指令处理模块，指令处理模块对指令信号分别用高阈值和低阈值进行采样，获得的两路采样信号通过异或门后出现高电平，表明采样结果出现异常，输入的指令信号为异常指令信号看，这时指令处理模块切断指令信号向芯片内部的输送，防止快闪存储器芯片执行错误的操作。
[0090]对于快闪存储器而言，在正常输入情况下，输入管脚的电位变化一般比较接近全摆幅，即输入信号可以接近电源电压。正常的输入信号采样点输入为O或者VDD (内部工作电压)，这样用高低阈值两种采样方式获得的结果一样。但是，噪声信号导致管脚电位变化有很大的随机性，处于高阻的管脚电位很多时候处于电源与地之间的中间态。即使管脚的电位发生了较大的变化，也一般会经过很多中间态。因此，在快闪存储器中加入指令处理模块，对中间态进行检查，可以有效地判断接收到的指令信号是否为噪声干扰所致。
[0091]在本发明一种优选实施例中，所述指令判断子模块12可以包括:
[0092]判断单元，用于判断所述指令信号在预置的指令集内是否有对应的指令，若有，则调用第一判定单元，若无，则调用第二判定单元；
[0093]第一判定单元，用于判定为正常指令信号；
[0094]第二判定单元，用于判定为异常指令信号。
[0095]在指令判断子模块12中，还可以包括判断单元，可用于对指令信号进行检错。所述判断单元在接受到的指令信号并不在预置的指令集中时，调用第二判定单元，判定指令信号为异常指令信号，说明获得的为无效指令信号，此时指令处理模块停止该无效指令向快闪存储器内部输送，防止大量的无效指令引起快闪存储器内部控制电路的混乱，出现异常的操作。
[0096]正常指令处理子模块13，用于若为正常指令信号，则允许指令信号输入；
[0097]若在指令处理模块用高低预置进行采样判断输入的指令信号为正常指令信号时，指令信号在预置的指令集内有对应的指令，则判定此输入指令信号为正常指令信号，允许其进入快闪存储器内部。
[0098]异常指令处理子模块14，用于若为异常指令信号，则禁止指令信号输入。
[0099]若在指令处理模块用高低预置进行采样判断输入的指令信号为异常指令信号时，或指令信号在预置的指令集内没有对应的指令，则判定此输入指令信号为异常指令信号，不允许其进入快闪存储器内部。
[0100]参照图5，示出了本发明的一种非易失性存储器的指令处理方法实施例的步骤流程图，具体可以包括以下步骤:
[0101]步骤201，接收指令信号；
[0102]步骤202，判断所述指令信号是为正常指令信号或异常指令信号；
[0103]在本发明一种优选实施例中，所述判断指令信号是为正常指令信号或异常指令信号的步骤可以包括:
[0104]子步骤21，将所述指令信号用高阈值采样，获得高阈值采样信号；
[0105]在本发明一种优选实施例中，所述将指令信号用高阈值采样，获得高阈值采样信号的步骤可以包括:
[0106]若指令信号高于预置的高阈值，则采样信号取第一特征值；
[0107]若指令信号低于预置的高阈值，则采样信号取第二特征值。
[0108]子步骤22，将所述指令信号用低阈值采样，获得低阈值采样信号；
[0109]在本发明一种优选实施例中，所述将指令信号用低阈值采样，获得低阈值采样信号的步骤可以包括:
[0110]若指令信号高于预置的低阈值，则采样信号取第一特征值；
[0111]若指令信号低于预置的低阈值，则采样信号取第二特征值。
[0112]子步骤23，判断所述高阈值采样信号与所述低阈值采样信号是否一致；
[0113]若是，则判定为正常指令信号；
[0114]若否，则判定为异常指令信号。
[0115]在本发明一种优选实施例中，所述判断指令信号是为正常指令信号或异常指令信号的步骤可以包括:
[0116]判断所述指令信号在预置的指令集内是否有对应的指令；
[0117]若有，则判定为正常指令信号；
[0118]若无，则判定为异常指令信号。
[0119]步骤203，若为正常指令信号，则允许指令信号输入；
[0120]步骤204，若为异常指令信号，则禁止指令信号输入。
[0121]对于方法实施例而言，由于其与装置实施例基本相似，所以描述的比较简单，相关之处参见装置实施例的部分说明即可。
[0122]需要说明的是，对于方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本发明所必须的。
[0123]参照图6，示出了本发明的一种非易失性存储器芯片实施例的结构框图，具体可以包括:
[0124]指令处理模块301，所述指令处理模块设置于可以快闪存储器内部，所述指令处理模块可以包括以下子模块:
[0125]指令接收子模块31，用于接收指令信号；
[0126]指令判断子模块32，用于判断所述指令信号是为正常指令信号或异常指令信号；
[0127]正常指令处理子模块33，用于若为正常指令信号，则允许指令信号输入；
[0128]异常指令处理子模块34，用于若为异常指令信号，则禁止指令信号输入。
[0129]所述非易失性存储器芯片的一般性结构可以包括:
[0130]存储模块，用于存储程序及数据；
[0131]输出缓冲模块，用于提高存储器的带负载能力。
[0132]其中，所述非易失性存储器芯片的一般性结构只是作为一种示例，所涉及的动作和模块并不一定是本发明实施例所必须的，不应该视为对本发明实施例的限制。
[0133]对于系统实施例而言，由于其与装置实施例基本相似，所以描述的比较简单，相关之处参见装置实施例的部分说明即可。
[0134]本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
[0135]本领域内的技术人员应明白，本发明的实施例可提供为方法、装置、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
[0136]本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
[0137]这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
[0138]这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
[0139]尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
[0140]最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或
者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，
并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0141]以上对本发明所提供的一种非易失性存储器指令处理的装置及方法，以及，一种非易失性存储器芯片，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在【具体实施方式】及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
【权利要求】
1.一种非易失性存储器的指令处理装置，其特征在于，包括: 指令处理模块，所述指令处理模块包括以下子模块: 指令接收子模块，用于接收指令信号； 指令判断子模块，用于判断所述指令信号是为正常指令信号或异常指令信号； 正常指令处理子模块，用于若为正常指令信号，则允许指令信号输入； 异常指令处理子模块，用于若为异常指令信号，则禁止指令信号输入。
2.根据权利要求1所述的装置，其特征在于，所述指令判断子模块包括: 高阈值采样单元，用于将所述指令信号用高阈值采样，获得高阈值采样信号； 低阈值采样单元，用于将所述指令信号用低阈值采样，获得低阈值采样信号； 采样信号判断单元，用于判断所述高阈值采样信号与所述低阈值采样信号是否一致，若是，则调用第一判定单元，若否，则调用第二判定单元； 第一判定单元，用于判定为正常指令信号； 第二判定单元，用于判定为异常指令信号。
3.根据权利要求1或2所述的装置，其特征在于，所述高阈值采样单元包括: 第一高阈值取值子单元，用于若指令信号高于预置的高阈值，则采样信号取第一特征值；` 第二高阈值取值子单元，用于若指令信号低于预置的高阈值，则采样信号取第二特征值。
4.根据权利要求1或2所述的装置，其特征在于，所述低阈值采样单元包括: 第一低阈值取值子单元，若指令信号高于预置的低阈值，则采样信号取第一特征值； 第二低阈值取值子单元，若指令信号低于预置的低阈值，则采样信号取第二特征值。
5.根据权利要求1所述的装置，其特征在于，所述指令判断子模块包括: 判断单元，用于判断所述指令信号在预置的指令集内是否有对应的指令，若有，则调用第一判定单元，若无，则调用第二判定单元； 第一判定单元，用于判定为正常指令信号； 第二判定单元，用于判定为异常指令信号。
6.一种非易失性存储器指令处理的方法，其特征在于，包括: 接收指令信号； 判断所述指令信号是为正常指令信号或异常指令信号； 若为正常指令信号，则允许指令信号输入； 若为异常指令信号，则禁止指令信号输入。
7.根据权利要求6所述的方法，其特征在于，所述判断指令信号是为正常指令信号或异常指令信号的步骤包括: 将所述指令信号用高阈值采样，获得高阈值采样信号； 将所述指令信号用低阈值采样，获得低阈值采样信号； 判断所述高阈值采样信号与所述低阈值采样信号是否一致； 若是，则判定为正常指令信号； 若否，则判定为异常指令信号。
8.根据权利要求6或7所述的方法，其特征在于，所述将指令信号用高阈值采样，获得高阈值采样信号的步骤包括: 若指令信号高于预置的高阈值，则采样信号取第一特征值； 若指令信号低于预置的高阈值，则采样信号取第二特征值。
9.根据权利要求6或7所述的方法，其特征在于，所述将指令信号用低阈值采样，获得低阈值采样信号的步骤包括: 若指令信号高于预置的低阈值，则采样信号取第一特征值； 若指令信号低于预置的低阈值，则采样信号取第二特征值。
10.根据权利要求6所述的方法，其特征在于，所述判断指令信号是为正常指令信号或异常指令信号的步骤包括: 判断所述指令信号在预置的指令集内是否有对应的指令； 若有，则判定为正常指令信号； 若无，则判定为异常指令信 号。
11.一种非易失性存储器芯片，其特征在于，包括: 指令处理模块，所述指令处理模块包括以下子模块: 指令接收子模块，用于接收 指令信号； 指令判断子模块，用于判断所述指令信号是为正常指令信号或异常指令信号； 正常指令处理子模块，用于若为正常指令信号，则允许指令信号输入； 异常指令处理子模块，用于若为异常指令信号，则禁止指令信号输入。
【文档编号】G06F9/30GK103677748SQ201210365280
【公开日】2014年3月26日 申请日期:2012年9月26日 优先权日:2012年9月26日
【发明者】朱一明, 王林凯, 胡洪 申请人:北京兆易创新科技股份有限公司