专利名称：总线从单元通用接口的制作方法
技术领域：
本实用新型属于集成电路领域，涉及SOC系统集成过程中通用总线从单元接口HPPI (High Performance Peripheral Interface),尤其是一种总线从单兀通用接口。
技术背景集成电路的集成度和产品性能每18个月有一倍的增加，集成电路在规模、速度和功能等方面的迅速提高，对设计方法提出了更 严苛的要求。由于SoC具有低能耗、小尺寸、系统功能丰富、高性能和低成本等特点，其应用正日益广泛。近年，SoC成为迅速发展的产品种类和设计形式并且已经呈现出集成电路设计主流的趋势。SoC设计目标是对现有模块或“核”的重复应用，进而实现重复利用效率的最大化。由于系统复杂性越来越高，以及对更短上市时间的追求,设计的复杂性也相应成指数性增力口，提高设计生产率已经成为集成电路设计业主要目标。其中IP复用设计正在成为越来越多厂商的选择，IP复用设计有利于提高产品的质量、提高生产效率和降低成本。由经验可知，通常在一个新系统中，大部分的内容是成熟的，只有小部分内容是创新的，研发人员应该把大部分的时间用在小比例的创新工作上，而把小部分的时间用在大比例的成熟工作中，这样才能把工作做的又快又好。因此就要求系统中的各个模块具有可复用性。可复用性是设计出来的，而不是偶然碰到的，要使体系结构具有良好的可复用性，设计师应当分析应用域的共性问题，然后设计出一种通用的体系结构模式，这样的体系结构才可以被复用。由以上分析可以看到为了实现SoC快速集成的目标，必须尽可能的使用可复用的IP核。然后传统的SoC设计中，在系统集成过程中需要集成不同的IP核到系统总线上，集成到总线的从单元都由从单元内核和专用的从单元总线接口组成。不同的从单元总线接口是各异的，因此对于不同的从单元，需要开发不同的接口模块使之集成到总线上。在一个较大规模的SOC系统中，从单元的多达十多个，意味着需要开发十多种不同的接口 IP。如果将一个成熟的从单元IP连接到与它之前集成的总线不同的总线上那么必须重新设计接口IP,当SOC系统为多总线系统时，设计人员设计接口 IP的工作量更大。这将大大延长SOC研发周期，使IP复用成为一句空话
实用新型内容
为了克服专用从单元接口的缺点，降低开发接口的工作量，使同一个从单元接口适用于不用的从单元和多种总线之间的互连，本实用新型公开了一种面向各种从单元的通用总线接口。包括总线从单元接口模块、时钟处理单元、同步单元、RAM控制逻辑产生单元、数据缓冲单元FIFO、寄存器单元和特殊处理单元；所述RAM控制逻辑产生单元、寄存器单元、特殊处理单元和时钟处理单元分别与总线从单元接口模块双向连接；所述同步单元分别与特殊处理单元、寄存器单元和RAM控制逻辑产生单元和从单元双向连接；所述特殊处理单元与数据缓冲单元FIFO双向连接,数据缓冲单元FIFO与同步单元双向连接；所述从单元与时钟处理单元单向连接。在系统中，用户可以通过以下几个方面达到对通用的从单元接口模块进行复用的目的一、如果采用其他片上总线，可以设计采用的总线和AHB总线的转换接口，或设计采用的总线BSI接口。二、如果内部不需要中断、RAM、FIF0，直接通过编译选项参数进行选择。三、提供了两个时钟域之间的脉冲到脉冲、脉冲到电平、异步握手等同步方法，用户可根据应用进行定制。四、特殊处理单元与内核之间的接口通过编译选项进行选择，内核的处理请需满足特殊处理单元的规范。所述BSI模块，将总线上的信号进行锁存，然后通过逻辑运算产生四类控制信号。第一类为时钟使能信号，控制时钟处理单元，决定是否关闭模块时钟；第二类为存储器直接访问控制信号，控制特殊处理单元；第三类为读写寄存器的控制信号，读写寄存器单元;第四类为读写RAM的控制信号，用于RAM控制逻辑产生单元。 所述时钟处理单元，根据外部模块工作状态信号和寄存器单元中的时钟管理寄存器，将输入的时钟分成三个时钟输出。其一模块接口系统时钟，用于BSI模块、RAM控制逻辑产生单元、数据缓冲单元FIFO、寄存器单元、特殊处理单元。剩下的内核工作时钟和内核系统时钟，分别用于从单元内核的工作和读写访问。所述同步单元，对一下在数据缓冲FIFO、寄存器模块、特殊处理单元、RAM控制逻辑产生单元和外设内核之间传输的数据和控制信号进行同步，消除异时钟域之间的亚稳态(因为外设内核与其他模块在不同的时钟域)。所述RAM控制逻辑产生单元，根据BSI模块的控制信号，产生访问从单元内部RAM的读、写时序信号。若该单元与从单元位于不同的时钟域，那么读写时序信号必须经过同步，如图I所示。所述数据缓冲单元FIFO，为了保证SoC和外设的访问速度，主要用于缓存从单元的读写数据，用户可以通过两种方式读、写从单元的数据，即存储器直接存取方式或者遵循总线协议读取，因此数据缓冲单元FIFO必须同时与特殊处理单元和寄存器单元有数据通路。所述寄存器单元，包含所有的功能寄存器处理，寄存器单元输出的寄存器各个有效单元会连接到模块的内核单元。简要介绍如下通过BSI模块对其内部的寄存器进行读写；同时寄存器单元内部的时钟管理寄存器用于时钟管理模块，因此与时钟管理模块有连接；最后处理器写从单元的过程为总线一BSI模块一寄存器单元的发送寄存器一FIFO —同步单元一从单元；处理器读从单元的过程为从单元一同步单元一FIFO —寄存器单元的接受寄存器一BSI模块一总线。因此，寄存器单元与数据缓冲单元FIFO有数据通路。所述特殊处理模块，处理来自数据缓冲单元FIFO、从单元内核的中断，并且区别这些中断为DMA请求或者一般的中断，若为一般的中断，则送往中断控制器；若DMA请求，则送往DMA控制器。因为特殊处理模块中的任意一个中断源都可以通过寄存器单元的某些寄存器进行屏蔽、设置等，因此特殊处理模块与寄存器单元有单相的连接。本实用新型的有益效果是只需要对该接口模块做配置上的改变或者改变某些编译参数，就可以使之适用不同的外设内核和各种总线的连接，减少了开发专用接口 IP核的工作量，加快了 SOC集成速度，缩短了研发周期，使真正外设IP复用成为现实。
图I为本实用新型的通用从单元接口模块；图2为本实用新型UART通过总线从单元通用接口集成到AHB总线图。
具体实施方式
以下结合附图对本实用新型做进一步详细描述参见图1-2，本实用新型采用的技术方案是为了使该通用总线从单元接口真正成为通用接口，实用新型人分析了不同常用接口的共性问题，发现尽管总线接口各异，但总线接口有一些共有的功能，如协议转换、数据缓存等。实用新型人采用层次化设计方法，将接口划分为不同的功能模块，结合实际应用，将其集成到一个核内，开发了通用的从单元接口模块。其通用性设计中主要考虑如下· 总线适应性考虑对于一个外设内核而言，可能需要连接到不同的系统总线上，因此，作为通用的从单元接口必然需要支持不同的总线协议。基于此,设计了 BSI (BusSlave Interface)功能模块，该模块可以将不同总线协议转换成通用的从单元接口模块遵循的简单通信协议，从而将不同总线的时序与外设内核操作时序分开。当外设需要连接到不同总线时，设计人员只需要修改BSI中负责协议转换的部分，就可以设计出不同的BSI模块，如I2C BSI，这样就可以实现通用的从单元接口模块连接到任意总线的目标。 外设基本架构考虑考虑有些外设内有RAM，通用的从单元接口模块内同样设计了 RAM的控制逻辑，若外设没有RAM，可直接通过编译选项参数进行选择。 时钟设计考虑SoC设计中，有些模块对功耗要求比较严格。考虑到不同的用户应用要求不同，设计了时钟管理模块，其主要设计考虑如下I)用户可以通过编译选项参数进行选择，决定外设使用系统时钟或者异步时钟，然后经过分频生成模块的工作时钟。2)用户可以通过配置时钟管理寄存器，使外设工作在不同的工作状态(标准运行模式、可选运行模式、禁止模式、片上调试模式)，为外设提供不同的时钟频率或者关闭外设的时钟，有效降低功耗。3)引入多达5个门控时钟模块，可以有效安全关闭那些不使用的模块的时钟，降低功耗。基于此，通用总线从单元接口 IP可以适应对功耗要求不同的从单元内核。
可定制的数据包工作方式考虑到一些外设的数据传输采用基于数据帧的方式，因此在设计中，增加了高速数据缓冲FIFO，该FIFO支持基于数据帧的传输方式。另外，设计中还考虑了 VIP的重用性及数据宽度适应性等。经过上述通用性考虑的通用总线从单元接口，满足多数内核的总线接口的要求，有效降低了 SOC研发过程中开发专用接口 IP的时间，加快了 SOC的研制周期。本实用新型提出的通用的从单元接口，包括总线从单元接口(BusSlaveInterface)模块(以下简称BSI模块)、时钟处理单元、同步单元、RAM控制逻辑产生单元、数据缓冲单元FIFO、寄存器单元、特殊处理单元(主要是中断处理模块)。其连接关系如图I所示。通用的从单元接口模块的一个实施实例电路，如图2所示，异步串行收发器UART
通过通用的从单元接口模块集成到AHB总线上。电路包括了 AHB-BSI模块、时钟处理单元、特殊处理单元、寄存器单元、高速数据缓冲FIFO及外设IP核UART。所述AHB-BSI模块，负责AHB协议的处理，以及总线与特殊处理单元、时钟管理单元以及FIFO和RAM之间的总线接口处理，AHB符合AMBA 2. 0协议。BSI的完成以下功能
①译码。总线地址线必须经过译码产生访问寄存器或者RAM的控制信号。②超时处理。AHB没有实现超时处理，为防止总线死锁，BSI具有超时处理能力。③外设时钟管理。产生时钟处理单元的控制信号，使时钟处理单元打开相关的门控时钟。所述寄存器模块，包含所有的功能寄存器处理，寄存器单元输出的寄存器各个有效单元会连接到模块的内核单元。共定义了 23个32位的寄存器，其中9个用于中断处理请求模块，2个为数据缓冲区FIFO和UART的配置寄存器，其余的用于通用的从单元接口模块的各项功能实现。通过对本模块定义的寄存器的配置，可以实现通用的从单元接口模块的不同的工作模式。所述特殊处理模块，主要处理模块的中断和DMA请求。其中8个DMA请求与FIFO有关。特殊处理模块需要检测来自内核的请求是中断请求还是DMA请求，采用了两级中断处理方式，将通用的从单元接口模块内部因各种错误引起的中断相或，作为第二级中断的一个输入，进入正常的中断请求模块。这里需要说明的是通用的从单元接口模块内部的各种错误引起的中断(包括DMA请求)分别可以通过软件进行设置、清除和屏蔽。该模块将处理后的请求送到外部中断控制器或者DMA控制器。所述时钟处理单元，该模块将从单元系统时钟和从单元工作时钟分开，从单元系统时钟为高频时钟，主要用于总线对从单元的读写访问。内核时钟为外设功能模块所用的时钟，为低频时钟，由系统时钟分频产生。具体此例的设计中，可以通过写时钟管理寄存器关闭UART的时钟，节省功耗。所述FIF0，FIF0的主要作用是数据缓冲。通常外设在其内核与总线间需要数据缓冲，以使外设的字符处理速度与总线系统的传输速度相适应。主要分为下述两类缓冲1)发送数据缓冲，用于从总线到外设的数据缓冲。2)接收数据缓冲，用于从外设内核到总线的数据传输。UART的数据传输没有帧的概念，但是该FIFO支持突发传输，可以极大提高UART的性能。该例中，接收和发送FIFO的宽度和深度都是32。以上所述，仅是本实用新型的较佳实施例而已，并非对本实用新型作任何形式上的限制，虽然本实用新型已以较佳实施例揭露如上，然而并非用以限定本实用新型，任何熟悉本专业的技术人员，在不脱离本实用新型技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，仍属于本实用新型技术方案的范围内。
权利要求1.总线从单元通用接口，其特征在于包括总线从单元接口模块、时钟处理单元、同步单元、RAM控制逻辑产生单元、数据缓冲单元FIFO、寄存器单元和特殊处理单元；所述RAM控制逻辑产生单元、寄存器单元、特殊处理单元和时钟处理单元分别与总线从单元接口模块双向连接；所述同步单元分别与特殊处理单元、寄存器单元和RAM控制逻辑产生单元和从单元双向连接。
2.如权利要求I所述总线从单元通用接口，其特征在于所述特殊处理单元与数据缓冲单元FIFO双向连接,数据缓冲单元FIFO与同步单元双向连接；所述从单元与时钟处理单元单向连接。
3.如权利要求I所述总线从单元通用接口，其特征在于所述总线从单元接口模块将总线上的信号进行锁存，然后通过逻辑运算产生四类控制信号；第一类为时钟使能信号，控制时钟处理单元，决定是否关闭模块时钟；第二类为存储器直接访问控制信号，控制特殊处理单元；第三类为读写寄存器的控制信号，读写寄存器单元；第四类为读写RAM的控制信号，用于RAM控制逻辑产生单元。
4.如权利要求I所述总线从单元通用接口，其特征在于 所述时钟处理单元根据外部模块工作状态信号和寄存器单元中的时钟管理寄存器，将输入的时钟分成三个时钟输出；其一模块接口系统时钟，用于总线从单元接口模块、RAM控制逻辑产生单元、数据缓冲单元FIFO、寄存器单元和特殊处理单元；剩下的内核工作时钟和内核系统时钟，分别用于从单元内核的工作和读写访问。
5.如权利要求I所述总线从单元通用接口，其特征在于所述同步单元对一下在数据缓冲FIFO、寄存器模块、特殊处理单元、RAM控制逻辑产生单元和外设内核之间传输的数据和控制信号进行同步，消除异时钟域之间的亚稳态。
6.如权利要求I所述总线从单元通用接口，其特征在于所述RAM控制逻辑产生单元根据总线从单元接口模块的控制信号，产生访问从单元内部RAM的读、写时序信号；若该单元与从单元位于不同的时钟域，那么读写时序信号必须经过同步。
7.如权利要求I所述总线从单元通用接口，其特征在于所述数据缓冲单元FIFO，为了保证SoC和外设的访问速度，用于缓存从单元的读写数据，用户通过两种方式读、写从单元的数据，即存储器直接存取方式或者遵循总线协议读取，因此数据缓冲单元FIFO必须同时与特殊处理单元和寄存器单元有数据通路。
8.如权利要求I所述总线从单元通用接口，其特征在于所述寄存器单元包含所有的功能寄存器处理，寄存器单元输出的寄存器各个有效单元会连接到模块的内核单元。
9.如权利要求I所述总线从单元通用接口，其特征在于所述特殊处理模块处理来自数据缓冲单元FIFO、从单元内核的中断，并且区别这些中断为DMA请求或者一般的中断，若为一般的中断，则送往中断控制器；若DMA请求，则送往DMA控制器。
专利摘要本实用新型公开了一种总线从单元通用接口，包括总线从单元接口模块、时钟处理单元、同步单元、RAM控制逻辑产生单元、数据缓冲单元FIFO、寄存器单元和特殊处理单元；所述RAM控制逻辑产生单元、寄存器单元、特殊处理单元和时钟处理单元分别与总线从单元接口模块双向连接；所述同步单元分别与特殊处理单元、寄存器单元和RAM控制逻辑产生单元和从单元双向连接。本实用新型的总线从单元通用接口利用总线读写寄存器单元或者修改编译参数，对上面各模块的工作模式、工作方式进行选择，从而可以连接不同的外设内核到各种总线上，有效的降低了SOC开发周期。
文档编号G06F13/40GK202495036SQ20122011463
公开日2012年10月17日 申请日期2012年3月23日 优先权日2012年3月23日
发明者李小波, 段青亚, 盛廷义, 陈庆宇, 马毅超 申请人:中国航天科技集团公司第九研究院第七七一研究所