技术总结
一种处理器包括2级（L2）高速缓存、第一和第二执行单元集群、以及通信地耦合到相应执行单元集群并且耦合到L2高速缓存的第一和第二数据高速缓存单元（DCU）。DCU均包括数据高速缓存以及用于下述的逻辑：从执行单元接收存储器操作、当信息在数据高速缓存中可用时，用来自数据高速缓存的信息对存储器操作进行响应，并且当信息在数据高速缓存中不可用时，从L2高速缓存取回信息。处理器进一步包括用于下述的逻辑：在处理器的操作的所有时钟周期，将第一DCU的数据高速缓存的内容维持为等于第二DCU的数据高速缓存的内容。
技术研发人员：A.W.列钦科;A.埃菲莫夫;S.Y.施什洛夫;J.艾尔;B.A.巴巴彦;
受保护的技术使用者：英特尔公司;
文档号码：201380081122
技术研发日：2013.12.23
技术公布日：2016.07.06