专利名称：内容可寻址存储器中多重匹配检测的电路和方法
技术领域：
本发明一般涉及半导体存储器件，更具体地说，本发明涉及在高密度内容可寻址存储器(CAM)系统中检测查找数据与所存储数据之间的多重匹配。
背景在许多传统的存储系统、如随机存取存储器中，二进制数(比特)都存储在存储单元中，并且由处理器来访问，该处理器指定与给定单元相联系的线性地址。这种系统在某些限定之内提供了对存储系统的任何部分的快速访问。为了便于处理器控制，各个访问存储器的操作必须申明所需的一个/多个存储单元的地址，将其作为指令的一部分。随着存储量的增加，访问存储单元时所需的每条指令的比特数也增加了。这就降低了系统的效率。除此缺点之外，标准存储系统未就基于内容的查找作良好的设计。标准存储器中基于内容的查找需要在微处理器的控制下、基于软件的算法查找。这些查找既不够快，在利用处理器资源上也不够有效。
为了克服这些不足之处，已经开发了一种称为内容可寻址存储器(CAM)的相关存储系统。CAM允许按单元的内容来访问各单元，所以，最初它应用于查找表实现、如高速缓冲存储子系统中，而现在又迅速应用于连网系统中。CAM最有价值的特征是其以单操作执行查找和比较的能力。可以比较指定的用户数据和所存储的数据，并且通过使比较字寄存器的内容可以直接同时与给定的存储系统地址空间中所有的地址比较，能返回匹配和失配结果。
除了与大多数存储系统共有的存储单元的行和列之外，CAM还具有匹配线和匹配线检测电路(DTC)。DTC是一种读出放大器，它对该行中各单元读出匹配线的逻辑状态的变化。DTC在CAM查找和比较操作期间检测匹配或失配。尽管在许多早期应用中在匹配线上检测多重匹配不是关注的问题，但是目前引起极大的关注。区别匹配与失配电平是很简单的，即说明在匹配电平和失配电平之间的阈值电压或电流电平，并且确定匹配线电平在阀值哪一边。这在出现多重匹配的情况下就无法做到，因为它的作用仅仅是增加了电压或电流电平的衰减率。
在典型的CAM系统中，各种排列成行的存储单元都通过匹配线连接到检测电路(DTC)。与匹配线正交的是携带已加载的查找数据的查找线，已加载的查找数据将与CAM单元的列中存储的数据进行比较。一般，匹配线被预充电到匹配线预充电电压，比如VDD。如果查找结果为匹配，即查找线上的查找数据与CAM单元中的存储数据匹配，则匹配线电压电平不变，即保持在其预充电状态VDD。在失配的情况下，在各个匹配线和VSS之间通过CAM单元建立直流通路，而该匹配线上的电压电平开始下降。这个电压降则由各个DTC检测，因此，要检测失配，与各条匹配线相关的各DTC必须检测是否产生了作为查找和比较操作结果的不同电压电平。但是，最好确定所检测的匹配是来自于单行还是多行。
为了检测多重匹配、也称为命中，碰到的问题是，检测可能在某条线上产生的不同电压电平之一。授予Matsuoka等人的美国专利5012448描述了在多级只读存储器(ROM)单元中检测电压电平的方法。如
图1所示，其中描述的方法和装置利用一对起小信号放大器作用的CMOS反相器和一个用作电流检测的NMOS器件。参考源和工作侧源都被馈入电流反射镜。尽管这种设计实现了预期的多级检测任务，但为此付出的却是增加的热耗散以及有限的输出电压摆辐。发热增加的直接原因是分立元件的高功耗，而且它是尝试缩小元件尺寸以使其占用较小电路面积的限制因素。
授予Bosnyak和Santoro的美国专利5446686描述了在CAM中检测多重地址匹配的方法和装置。所描述的装置，如图2a、2b和2c所示，使用了一对“hit”和“dhit”线，它们通过一对上拉PMOS晶体管连接到电源端子(VDD)。“hit”线上的一组NMOS器件N0-N3由于漏极端子和源极端子之间的电压总是比这些器件的栅-源(Vgs)电压高一个阀值，因而在饱和区工作。相对于NMOS器件N0-N3中任何一个，在尺寸上、参考晶体管的宽度与长度之比是它们的1.5倍，从而提供1.5倍的饱和电流。参考晶体管Nref也在其饱和区内工作。Nref器件的Vgs是用相当复杂的参考电路产生的，从而保证对温度和电压特性的适当补偿。此外，所描述的装置采用比较器来比较“hit”和“dhit”线上由于生成单一和多重匹配而产生的电流差。比较器是用双极型晶体管和电阻获得所需输出的两级面积集约元件。
这种应用的一个局限如下。为了使NMOS器件N0-N3和Nref在饱和区工作，将“hit”和“dhit”线连接到电源端子的上拉PMOS器件只能具有相对较低的电阻率，以便在检测期间器件N0-N3和Nref接通的时候，PMOS器件上的电压降不明显。这种要求是为了保证漏-源沟道两端的电压没有太大变化。为实现这一点而付出的代价是，在整个操作期间，通过“hit”和dhit”线有相对较高的电流消耗，这给高密度CAM中多重匹配检测的提出了限制。此外，为了使Nref在饱和区工作，需要相对复杂的补偿参考电路来确保对温度和电压波动的补偿，以便得到恒定参考电流。比较器本身很占面积，并且消耗恒定电流。所需的双极型器件又限制了在全部基于CMOS的动态随机存取存储器(DRAM)中的应用。
总之，对大容量存储系统日益增长的需求，以及有效利用这些系统而不仅仅是简单地连续访问的愿望都需要在理想实施例中把快速读出与低功耗结合的多级读出检测器。
本发明的一个目的是提供一种读出放大器，在检测内容可寻址存储器(CAM)的多命中线上的不同电压电平时具有相对较高的效率。本发明的另一个目的是实现多重匹配检测，其中利用相对较低的功率和相对较小的电路面积检测多命中和非多(零或单)命中之间的差别。
所以，根据本发明的一个方面，提供一种装置，具体地说是一种信号检测电路。它包括具有读出节点和参考节点的差动放大器；在无效阶段和有效阶段之间切换差动放大器的激活装置；向读出节点提供输入信号的输入装置，该输入信号被允许在所述无效阶段开始从预定的预充电电平向放电电平改变；以及向参考节点提供参考信号的参考装置，该参考信号在所述无效阶段开始从所述预充电电平向预定的参考电平改变；藉此，在有效阶段当输入信号和参考信号之差超过可检测电平时，差动放大器提供与放电电平和参考电平之差相对应的双相输出。
根据本发明的一个实施例，差动放大器包括提供双相输出的锁存电路。输入信号和参考信号最好在大致相同的时间从预充电电平开始变化，而在输入信号和参考信号从预充电电平开始变化之时起、经过预定的时间延迟之后，有效阶段才开始。所述时间延迟足够允许在输入信号和参考信号之间建立可检测电平差。
所述信号检测电路可用于在高密度内容可寻址存储器中检测m条匹配线上的n个匹配情况的多重性，在这里2≤n＜m，其中输入信号是从匹配线得到的。为了实现这一点，输入装置耦合到m条匹配线上，使得放电电平由匹配情况的数目决定，而参考电平则处在与n-1个匹配情况相当的放电电平和与n个匹配情况相当的放电电平之间。在一种晶体管电路实施例中，输入装置包括m个相似规格的与读出节点并联的匹配线器件，其中各个匹配线器件负责m条匹配线中相应的一条；参考装置包括一个参考器件和m个并联到参考节点的伪器件，其中各个伪器件对应于m个匹配线器件中的一个，并有与其基本相似的电气特性，而且参考器件的规格在n-1和n个匹配线器件的第一和第二并联组合之间。在实际CAM的实现形式中，n＝2。参考器件通过允许信号被接通，从而允许参考信号从预充电电平开始变化，开始变化的时间大致与匹配线器件接收它们各自的匹配数据的时间相同。读出节点和参考节点通过一对箝位器件分别耦合到第一电源端子，所述一对箝位器件具有彼此基本相似的电气特性以及足够大的规格，以便在无效阶段对读出节点和参考节点预充电，并防止读出节点和参考节点达到低于任何一个匹配线器件的阀值电压的电压电平。各个箝位器件的规格最好能适合限制流经匹配线器件、伪器件和参考器件的电流，使其大大低于饱和电流。
本发明的另一个实施例还包括一种逻辑电路，它在有效阶段在差动放大器切换到锁存状态时用来关闭那对箝位电路。激活装置最好包括仅在有效阶段激活差动放大器的电路。
根据本发明的另一方面，提供一种装置、具体地说是用于检测CAM阵列内的m条匹配线之中发生的n个匹配情况的多重性的信号检测电路，其中2≤n＜m。它包括具有用于接收时变输入信号的读出节点和用于接收时变参考信号的参考节点的差动放大器；在无效阶段和有效阶段之间切换差动放大器的激活装置；在无效阶段将读出节点和输入节点预充电到预定的预充电电平的预充电装置；从m条匹配线得到输入信号的输入装置、这样所述输入信号在无效阶段开始从预充电电平向由匹配情况的数目确定的放电电平改变；以及产生参考信号的参考装置，该参考信号在无效阶段开始从预充电电平向参考电平改变，该参考电平在与n个和n-1个匹配情况相对应的放电电平之间，其中，差动放大器在有效阶段将输入信号与参考信号进行比较并提供表示匹配情况的数目是小于n还是等于或大于n的相应的双相输出。
根据本发明的再一个方面，提供一种检测CAM阵列中的m条匹配线之中出现的n个匹配情况的多重性的方法，其中2≤n＜m。所述方法的步骤包括提供差动放大器；将所述差动放大器切换到无效状态；从m条匹配线得到输入信号、使得所述输入信号开始从预定的预充电电平向由匹配情况的数量决定的放电电平改变；产生开始从预充电电平向参考电平改变的参考信号，所述参考电平落与n个匹配情况相对应的放电电平和与n-1个匹配情况相对应的放电电平之间；以及将差动放大器切换到有效状态，将输入信号与参考信号进行比较，得到关于匹配情况的数量是小于n还是等于或大于n的指示。
本发明避免了驱动多命中线和参考线的器件在饱和方式下工作的传统要求，因此使整个电路的功耗减到最小。
差动放大器检测多命中线和参考线上的电压之差，这一点与现有技术的电流检测方法相反。因此电路消耗相对来说可忽略的电流，同时它不需要像现有技术的解决方案中那样的用于提升要检测的信号电平的额外提升级。
图7是由第二实施例执行的多重匹配检测操作的时序图；以及图8a、8b和8c是表示在第二实施例中多命中、单命中和无命中的三种情况的时序图；发明的详细描述图3说明多命中线MHL和参考线MHLb的结构，作为本发明的一个实施例的一部分。多命中线MHL通过全部具有相似尺寸和工作特性的NMOS匹配线器件MD1-MD128耦合到并联的若干(本实施例中为128)匹配线ML1-ML128上。这些匹配线器件MD1-MD128中的每一个都被这样设置，使得其源级连接到VSS，漏级连接到MHL，栅极则连接到各个匹配线，从而使MHL的电压电平可由匹配线器件MD1-MD128提供的多条下拉通路控制。用于CAM单元阵列的匹配线器件的数量等于该阵列中CAM单元的行数，在本实施例中为128。同时各个匹配线又连接到CAM单元的某一行，从而利用匹配线报告命中(匹配)和未命中(或失配)的发生。
在上述结构中，匹配线ML1-ML128中的每一个都携带有关它所在行中各单元的匹配或失配信息。在所选行中，查找数据和在CAM单元中存储的数据之间失配的情况下，相应的匹配线被相应的匹配线读出放大器(未示出)从预充电状态的VDD(高)下拉到VSS(低)，而查找和存储数据间匹配将使得匹配线保持在预充电的VDD电平。只要至少一个匹配线是在高电平，MHL就会通过至少一个匹配线器件放电到VSS。若有多于一个匹配线报告命中(即保持在VDD)，则会导致MHL更快地放电到VSS。在没有匹配线报告命中的情况下，MHL保持在VDD，因为所有的匹配线都为低电平，没有一个匹配线器件被接通。本实施例的目的是将多命中情况与非多命中、即在MHL上只有一个或没有匹配发生的情况区别开。
本实施例使用的第二条线是标为MHLb的参考线。参考线上具有的NMOS伪器件DD1-DD128的数量等于匹配线器件MD1-MD128的数量(在本实施例中为128)，除了栅极连接到VSS线而不是实际的匹配线ML1-ML128之外，它们的连接也是相似的并联方式，因此每个伪器件都模拟失配情况。为此，这样选择伪器件DD1-DD128，以便与匹配线器件MD1-MD128具有相似的电气特性，由此在MHLb上提供与MHL上相同的寄生电容和电阻性负载，从而减少噪声。因此，任何电压或温度变化都将同等地影响MHL和MHLb线，而没有必要利用参考发生器或类似电路解决电压和温度补偿问题。另外，在MHLb上有一个NMOS参考器件RD，它的沟道宽度在匹配线器件MD1-MD128中任何一个的沟道宽度的1到2倍之间(在本实施例中为3/2)。这个参考器件RD的栅极连接到匹配线读出允许信号MLSEN，该信号也会激活匹配线读出放大器(未示出)，各个匹配线读出放大器读出并锁存其相应的匹配线上的相关匹配线数据。在MLSEN被驱动到VDD后的很短时间内，在匹配线ML1-ML128上建立匹配数据。接着，在匹配的情况下，匹配线器件MD1-MD128的栅极之一被驱动到VDD，这个时间大致和MLSEN将参考器件RD的栅极拉至VDD的时间相同。定时信号MLSEN用来确保MHL和MHLb几乎同时开始改变它们的电压。这使流经MHL和MHLb的电流得到控制和限制，这一点与连续使用恒定电流的现有技术解决方案不同。
在这个第一实施例中，MHL和MHLb都被利用两个如图4中M1和M2所示的PMOS电压箝位器件箝制在VDD。对于单命中，在短暂的稳定时间之后，MHL将被匹配线下拉，所述匹配线将命中表示为比MHLb稍高的电压电平。这是由于表示单命中的匹配线器件会与箝位器件M1同时接通、从而建立分压器的事实。由于参考器件RD的宽度是任何一个匹配线器件MD1-MD128宽度的3/2倍，因此MHLb将被拉至低于MHL。在两个或两个以上命中(匹配)的情况下，由于栅极在VDD的那些匹配线器件的组合宽度大于参考器件RD的宽度，因此MHL在短暂的稳定时间之后将达到低于MHLb的电压电平。在阵列中没有匹配的情况下，所有匹配线器件MD1-MD128的栅极都在VSS，因此MHL将停留在预充电电平而MHLb则被拉到较低的电压。
图4表示与图3所示结构一起使用的差动放大器DA和相关电路，作为本发明的第一实施例。如以上所指出的，PMOS箝位器件M1和M2都被用于将MHL和MHLb箝制在VDD。M1和M2的栅极被连接到VSS，这样一旦MHL和MHLb上的电压电平降低到低于VDD-Vtp(PMOS器件的阀值电压)，这两个器件就会迅速地导通。M1和M2的源极被连接到VDD，M1的漏极端子被连接到MHL而M2的漏极被连接到MHLb。这样选择M1和M2的规格，以便提供足够的电流将MHL和MHLb箝位在VDD，但是M1和M2的规格又要使MHL和MHLb不能达到低于Vtn的电压电平，Vtn是作为差动放大器DA的一部分的NMOS第一和第二读出器件M3和M4的阀值电压。利用这种配置，一个PMOS器件(M1或M2)和至少一个NMOS器件(MD1-MD128或RD、DD1-DD128)的各个组合提供了产生MHL和MHLb上各个电压电平的电阻性分压器，这些电压电平由差动放大器DA检测。为了实现这个分压器的配置，PMOS器件相对较小，从而减少其间流过的电流。晶体管M1的规格(沟道宽度)与图3所示任一个匹配线器件MD1-MD128的比率，决定在匹配发生时MHL将被放电至的电压电平。同样的，晶体管M2和RD的规格比决定了RD被接通时MHLb会达到的电压电平。这些比率一般对温度变化不敏感，因此不再需要进行温度补偿的特殊措施。
四个锁存晶体管器件M6-M9的锁存电路和一对读出器件M3和M4构成了读出MHL和MHLb之间产生的电平差的锁存差动放大器DA。在无效阶段和有效阶段之间切换差动放大器DA的激活电路是由三个激活晶体管器件M5、M10和M11构成的，它们的栅极都被连接到激活信号SHL。无效阶段即是SHL为低电平，同时MHL和MHLb被预充电到VDD的阶段，而有效阶段则是SHL为高电平，同时MHL和MHLb被读出的阶段。在MLSEN转为高电平后，经过特定时间延迟，SHL转为高电平，这段特定时间延迟要足够允许MHL和MHLb之间的电压差达到差动放大器DA可检测的电平。这是为了避免DA响应在MHL和MHLb都向着它们各自的目标电平放电时出现的假(噪声)电压。应当指出，即使在有效阶段，作为锁存类型的差动放大器DA也只在锁存电路M6-M9的切换期间流过电流，而且由于CMOS锁存电路M6-M9中的正反馈连接，这种切换发生得非常之快。
图4的电路也包括附加的由LATCH信号经过开关SW驱动的传统输出锁存电路LC，延迟单元DU响应SHL信号而控制这个开关SW的接通和断开。延迟单元提供两个控制信号SHL_DLY和SHL-_DLYb，作为SHL经时间延迟后的变型。当SHL变为低电压电平时，通过开关SW到锁存电路LC的通路被禁止，而高电压电平MSHL激活锁存电路。
图6说明由组合了图3和4的电路的第一实施例执行的检测操作的相关时序。在SHL为VSS的无效阶段，差动放大器的第一和第二输出节点out和outb都分别通过M10和M11预充电到VDD。在MHL和MHLb都已经达到由匹配线ML1-ML128上的匹配数据决定的各自的电压电平，从而保证足够的差动读出余量的时候，SHL被拉到VDD以将差动放大器DA切换到有效阶段。在这个预定延迟之后，SHL变为VDD而M5因为栅极被拉到VDD而接通。在多命中的情况下，MHL稳定在低于MHLb的电压上，而由MHL驱动的第一读出器件M3在由MHLb驱动的第二读出器件M4被充分导通的时候被略微导通。这使得串联连接的M4和M7中流过较高开关电流，而同样串联连接的M3和M6中流过较低电流。因为在四个锁存晶体管M6-M9之间有正反馈，两个通路中所得到的差动电流快速地切换、即翻转锁存电路。因此，第一输出节点out被拉低到VSS而第二输出节点outb仍保持在高电位。两对输出缓冲晶体管器件M12、M13和M14、M15分别在第一和第二输出节点out和outb之间提供第一和第二反相缓冲器BUF1和BUF2，并分别产生用于后续信号处理的第一和第二输出信号LATCH和LATCHb。在单匹配或无匹配的情况下，MHL比MHLb的电压电平高，使得第一读出晶体管M3的导通程度比第二读出晶体管M4更深。随着第二输出节点outb被拉低到VSS而第一输出节点out保持在高电位，以相反的方式产生差动电流。第一输出节点out驱动第一反相缓冲器BUF1提供第一输出信号LATCH，其中存有用于后续处理的信息。应该指出，激活信号SHL只在它携带所读出数据来驱动锁存电路M6-M9(有效阶段)时间段内才保持在VDD。由于第一输出节点out在相对较短的时间内提供关于多命中的信息，因此流经M1和M2的电流消耗也只在相对较短的时间内发生。这一点在表示多命中检测操作时序的图6中有清楚的表示。因此，流经差动放大器DA的电流只在锁存电路M6-M9的切换期间才出现。
图5示出与图3所示结构一起使用的差动放大器和相关电路，作为本发明的第二实施例，其中除了箝位器件M1和M2，还分别提供了分在两边的第一和第二PMOS预充电器件M16和M17。包括M3、M4和M6-M9的差动放大器电路与图4所示的电路相同。第一和第二实施例的另一个不同之处在于，所述那对电压箝位器件M1和M2各自的栅极是由反相器INT的输出控制的，而INT的输入极是由NOR(“或非”)逻辑门NLG的输出驱动的。NLG的第一输入端连接到由第一对缓冲器件M12和M13构成的第一反相缓冲器BUF1所提供的第一输出信号LATCH，而NLG的第二输入端连接到由第二对缓冲器件M14和M15构成的第二反相缓冲器BUF2所提供的第二输出信号LATCHb。一旦差动放大器DA锁存了数据并从它的预充电状态切换过来，电压箝位器件M1和M2的栅极的这种连接就提供自定时而关闭M1和M2。这样可以进一步减少功耗，因为M1和M2只在读出期间非常有限的时间内导通。
与图4所示的第一实施例电路的另一个不同之处在于不是利用箝位器件M1和M2对MHL和MHLb预充电，而是利用PREb-MHL信号用预充电器件M16和M17对MHL和MHLb线预充电。所以，在图5所示的这个第二实施例中，电压箝位器件M1和M2仅仅被用于提供MHL和MHLb上的逻辑电平，而不像第一实施例中被用于预充电。如果M1和M2像第一实施例那样都被用于预充电，那么通过任一PMOS晶体管对MHL和MHLb预充电所需要的瞬态电流将大于在这两条线上产生电压电平所需的电流，因为在第二实施例中，M1和M2可以是最小规格的晶体管。所以，如果M1和M2被用于执行预充电，它们所需要的较大器件规格在有效阶段在MHL和MHLb上产生电压电平时将导致较高的直流电流功耗。为了解决这个较高功耗的问题，图5的第二实施例用预充电晶体管M16和M17更有效地执行预充电。
图7说明由组合了图3和5的电路的第二实施例执行的单命中情况下的检测操作。如图所示，一旦差动放大器DA检测到MHL和MHLb之差，两条线都开始利用反馈电路从两个放大器输出out和outb通过逻辑门NLG和反相器INT向VSS放电。
图8a、8b和8c说明上面描述了的图6所示第一和第二实施例中电路的查找和比较操作的三种可能结果。图8a说明在CAM某行中的查找数据和存储数据之间进行查找和比较操作、得到多于一个命中(或匹配)的多命中情况。注意，在一段短的时间以后，MHL的电压电平降到大大低于MHLb的电平，如前面所述的，这是由于来自ML1-ML128(如图3所示)的多个匹配线器件的组合下拉动作被同时启动。这些对应于多命中的匹配线器件具有大于参考器件RD的宽度的组合宽度，因此将MHL拉低到低于MHLb的电压电平。对MHL和MHLb之间电压差的检测在两条线上由读出器件M3和M4读出的电压相差足够大的时候发生。其后不久，第二输出节点outb如上所述从差动放大器得到相应的信号，MHL和MHLb都被放电到VSS，然后MHL和MHLb又一次被预充电，以准备在下一个有效阶段的下一次读出操作。类似地，图8b给出了单命中的情况。注意其结果与图8a所示相反，其中MHLb被拉至低于MHL的电压电平，这是由于在其相关匹配线上经历命中的单匹配线晶体管的宽度小于参考晶体管RD的宽度。最后，图8c给出无命中的情况。这时MHL和MHLb都保持在它们的预充电状态，因为没有一个图3的匹配线器件导通。
本领域的技术人员应该理解，为了在单命中和无命中之间进行检测，存在一组单命中读出线HIT_1到HIT_128(未示出)，类似于MHL_1到MHL_128，只是没有读出放大器比较。线HIT_1到HIT_128检测是否存在至少一个匹配。接着执行简单逻辑来处理来自单命中线和多命中线MHL的输出，从而确定是否出现一个、多个命中或无命中。
利用附加逻辑电路，四个阵列中每一个的HIT_128b线的输出也可以被组合以表示多重匹配。举个例子，如果在一个阵列中有一个单命中，另一个阵列中也有单命中，在各个阵列中的各个HIT_128b线会波断定，但相应的MHL_128线不会被断定。简单二进制逻辑电路可以确定实际存在多命中。
当然，只要不背离在权利要求书中定义的本发明的精神和范围，对上述本发明的具体实施例可以作大量变形和修改。尽管上述实施例特别涉及到需要多命中检测的高密度CAM阵列，但是本发明也适用于检测具有无预设参考的时变电压电平的数据线。
权利要求
1.一种信号检测电路，它包括(a)具有读出节点和参考节点的差动放大器；(b)在无效阶段和有效阶段之间切换所述差动放大器的激活装置；(c)为所述读出节点提供输入信号的输入装置，允许所述输入信号在所述无效阶段开始从预定的预充电电平向放电电平改变；以及(d)为所述参考节点提供参考信号的参考装置，所述参考信号在所述无效阶段开始从所述预充电电平向预定的参考电平改变；由此，当在所述有效阶段中所述输入信号与所述参考信号之差超过可检测电平时，所述差动放大器提供与所述放电电平和所述参考电平之差相对应的双相输出。
2.如权利要求1所述的信号检测电路，其特征在于所述差动放大器包括用于提供所述双相输出的锁存电路。
3.如权利要求1所述的信号检测电路，其特征在于所述输入信号和参考信号在大致相同的时间从所述预充电电平开始变化。
4.如权利要求3所述的信号检测电路，其特征在于从所述输入信号和参考信号开始从所述预充电电平变化时起，经过一段预定时间延迟之后，所述有效阶段开始，所述时间延迟足以使所述输入信号与参考信号之间能建立可检测的差异。
5.如权利要求1所述的信号检测电路，它用于在高密度内容可寻址存储器中检测m条匹配线上的n个匹配情况的多重性，其中2≤n＜m，其特征在于所述输入信号是从所述匹配线得到的。
6.如权利要求5所述的信号检测电路，其特征在于(i)所述输入装置与m条匹配线耦合，使得所述放电电平由所述匹配情况的数目决定，以及(ii)所述参考电平在与n-1个匹配情况相对应的放电电平和与n个匹配情况相对应的放电电平之间。
7.如权利要求5所述的信号检测电路，其特征在于(i)所述输入装置包括并联到所述读出节点的m个相似规格的匹配线器件，其中各个匹配线器件负责所述m条匹配线中相对应的一条；以及(ii)所述参考装置包括参考器件和并联到所述参考节点的m个伪器件，其中各个伪器件对应于所述m个匹配线器件中的一个、并与之有基本相似的电气特性，以及所述参考器件的规格在分别为n-1个和n个匹配线器件的第一和第二并联组合的规格之间。
8.如权利要求7所述的信号检测电路，其特征在于n＝2。
9.如权利要求7所述的信号检测电路，其特征在于所述参考器件是通过允许信号接通的，从而允许所述参考信号在大致与所述匹配线器件接收它们各自的匹配数据时相同的时间、从所述预充电电平开始变化。
10.如权利要求7所述的信号检测电路，其特征在于所述读出节点和参考节点通过一对箝位器件分别耦合到第一电源端子，所述箝位器件具有彼此基本相似的电气特性以及足够大的规格，使得在所述无效阶段能对所述读出节点和所述参考节点预充电，并且防止所述读出节点和所述参考节点达到低于所述任何一个匹配线器件的阀值电压的电压电平。
11.如权利要求10所述的信号检测电路，其特征在于所述各个箝位器件的规格适合于把流经所述匹配线器件、所述伪器件和所述参考器件的电流限制得大大低于饱和工作电流。
12.如权利要求11所述的信号检测电路，其特征在于还包括在所述有效阶段、在所述差动放大器切换到锁存状态时、关掉所述的一对箝位电路的逻辑电路。
13.如权利要求1所述的信号检测电路，其特征在于所述激活装置包括仅在所述有效阶段激活所述差动放大器的电路。
14.一种用于检测CAM(内容可寻址存储器)阵列内的m条匹配线之中发生n个匹配情况的多重性的信号检测电路，其中2≤n＜m，该电路包括(a)具有接收时变输入信号的读出节点和接收时变参考信号的参考节点的差动放大器；(b)在无效阶段和有效阶段之间切换所述差动放大器的激活装置；(c)在所述无效阶段、将所述读出节点和所述输入节点预充电到预定的预充电电平的预充电装置；(d)从所述m条匹配线得到所述输入信号的输入装置，使得所述输入信号在所述无效阶段开始从所述预充电电平向由所述匹配情况的数目确定的放电电平改变；以及(e)产生所述参考信号的参考装置，该参考信号在所述无效阶段开始从所述预充电电平向参考电平改变，所述参考电平落在与n个和n-1个匹配情况相对应的放电电平之间；其中，所述差动放大器在所述有效阶段将所述输入信号与所述参考信号进行比较，并且提供相应的表示匹配情况的数目是小于n还是等于或大于n的双相输出。
15.如权利要求14所述的信号检测电路，其特征在于n＝2。
16.如权利要求14所述的信号检测电路，其特征在于所述差动放大器包括用于提供所述双相输出的锁存电路。
17.如权利要求14所述的信号检测电路，其特征在于所述输入和参考信号在大致相同的时间从所述预充电电平开始变化。
18.如权利要求17所述的信号检测电路，其特征在于从所述输入和参考信号开始从所述预充电电平变化时起，经过一段预定时间延迟之后，所述有效阶段开始，所述时间延迟足以使所述输入和参考信号之间建立可检测的差异。
19.一种检测CAM阵列内的m条匹配线之中发生n个匹配情况多重性的方法，其中2≤n＜m，所述方法包括如下步骤(a)提供差动放大器；(b)将所述差动放大器转入无效状态；(c)从所述m条匹配线得到输入信号，使得所述输入信号开始从预定的预充电电平向由所述匹配情况的数目决定的放电电平改变；(d)产生开始从所述预充电电平向参考电平改变的参考信号，所述参考电平落在与n个匹配情况相对应的所述放电电平和与n-1个匹配情况相对应的放电电平之间；(e)将所述差动放大器转到有效状态，以便将所述输入信号与所述参考信号比较，从而得到匹配情况的数目是小于n还是等于或大于n的指示。
20.如权利要求19所述的检测方法，其特征在于n＝2。
21.如权利要求19所述的检测方法，其特征在于所述差动放大器包括锁存电路。
22.如权利要求19所述的检测方法，其特征在于所述输入和参考信号在大致相同的时间从所述预充电电平开始变化。
23.如权利要求22所述的检测方法，其特征在于从所述输入和参考信号开始从所述预充电电平变化时起，经过一段预定时间延迟之后，所述有效阶段开始，所述时间延迟要足以使所述输入和参考信号之间建立可检测的差异。
全文摘要
本发明在高密度内容可寻址存储器中检测查找数据与存储数据之间的多重匹配。从匹配线得到输入信号,使得所述输入信号开始从预定的预充电电平向由匹配情况的数目决定的放电电平放电。产生参考信号、使得它在同一时间从相同的预充电电平开始向参考电平放电,参考电平在与单匹配和双重匹配情况相对应的两个放电电平之间。此后不久激活锁存差动放大器以比较输入信号和参考信号,从而提供在匹配线上发生的是多重匹配、单匹配还是无匹配的指示,此后去激活所述放大器。所公开的电路具有检测相对较快和电流消耗低的特点。
文档编号G11C15/04GK1373890SQ00812692
公开日2002年10月9日 申请日期2000年7月12日 优先权日1999年7月12日
发明者A·阿梅德, V·L·莱恩斯 申请人:莫塞德技术公司