一种精简的微处理器ip核的制作方法
【专利摘要】本发明公开了一种精简的微处理器IP核，对传统的处理器进行指令系统和存储模式的精简、优化，该处理器核具有常规的算术运算能力、能实现数据解析、流程控制等常规嵌入式系统中应用中的主要功能。本发明具有以下有益效果：本发明提供的处理器IP核具备了常规处理器的算术运算和逻辑控制能力，内部的12个通用寄存器可满足临时数据和过程数据量不多的应用要求，达到无需扩展读写存储器的要求；对于数据量较大的应用要求也可扩展读写访问存储器实现，具有较高的可扩展性；本发明提供的处理器IP核满足了非计算性嵌入式系统的信息处理要求，也可作为复杂系统中的协控制运算部件集成。
【专利说明】—种精简的微处理器IP核
【技术领域】
[0001]本发明属于计算机处理器设计【技术领域】，具体涉及一种精简的微处理器IP核。
【背景技术】
[0002]随着芯片工艺能力的提升，现代处理器已经采用了 65ns甚至42ns技术。通过减小布线宽度实现对处理器速度和性能的提升。现代处理器的发展在通过流水线技术，高速SerDes总线的应用实现了处理器在运算和总线通讯性能上的提升。已应用于个人计算机，移动终端设备，服务运算系统等高性能运算要求的应用领域。现代嵌入式终端处理器的应用主要有ARM，MIPS, PowerPC, x86。对于该类处理器在处理器的构建上都具有了完整的指令系统，具有定浮点运算解决方案，因此具有较广的应用范围。MIPS和x86处理器具有更好的计算性能，PowerPC处理器利用并行计算方法，通过专用流媒体，网络协处理器等构建方式，实现对应用数据的有效处理，因此PowerPC处理器多用于网络数据计算和网络服务器等应用设备。ARM指令系统通过精简指令模型和存储模型实现了较好的功耗特性，因此广泛应用于民用设备和消费电子领域。
[0003]嵌入式系统更多的是面向应用服务的电子设备，在设备的研制上具有更多的成本、能耗和集成度设计要求。对于具有高复杂度的算法解算，数字信号处理等应用也受处理器运行方式和存储资源访问方式的限制。随着SOC片上系统设计技术的发展，利用可编程逻辑器件逻辑加工并发执行的特性，在数值计算，信号处理，接口控制方式上都具有明显的优势。采用处理器核集成设计方法已成为嵌入式系统应用中新型的解决方案。可编程逻辑器件厂商如Xilinx公司，altera公司，actel公司等均提供了相应的解决方案。
[0004]目前，可编程逻辑器件厂商Xilinx公司提供的MicroBlaze处理器核，altera公司提供的nios处理器核均是通过精简指令系统，简化存储模型和接口电路定制的方式实现。在设计上并没有相应的针对性，因此处理器核具有较广的应用面，同时也造成了处理器核规模大，对目标载体具有规模、资源结构的要求。在实际工程应用中包括工业、军事应用的测量控制设备中，仍存在较多的低端控制设备应用需求，该类设备主要用于信息采集和指令驱动，具有计算性能要求不高，设备功能以数据通讯，接口驱动控制为主的特点。在实际应用中如核电、航空、航天等领域，对该类设备原材料和元器件的选用因设备工作环境要求而限制选用范围，现有的微处理器不宜直接适用于该类设备，且目前国内外均未有针对该类设备处理器的研制经历。因此，有必要针对该类非计算性嵌入式产品的处理器应用，设计了一种精简的微小处理器IP核。
【发明内容】
[0005]为了克服现有技术中存在的缺陷，本发明提供一种精简的微处理器IP核，对传统的处理器进行指令系统和存储模式的精简、优化，该处理器核具有常规的算术运算能力、能实现数据解析、流程控制等常规嵌入式系统中应用中的主要功能。具体的技术方案如下:
[0006]—种精简的微处理器IP核,包括:[0007]微控制单元，用于实现微处理器的流程控制、系统寄存器维护、系统状态标志维护、处理器计数器指针的维护；
[0008]运算逻辑单元，用于执行数值计算或逻辑运算；
[0009]指令译码器，用于对处理器指令中的操作码进行译码解析，并根据译码解析结果选择运算逻辑单元执行对应的运算或选择微控制单元进行程序跳转或状态转移；
[0010]以及，寄存器单元，包括系统寄存器以及12个通用寄存器；系统寄存器包括程序计数器和处理器状态寄存器；
[0011]处理器指令的字长为16位；处理器指令的种类包括:运算指令、存储访问指令以及程序跳转或状态转移指令；
[0012]微处理器IP核的寻址方式包括:立即数寻址、寄存器寻址、直接寻址、寄存器间接寻址以及寄存器基址变址寻址；
[0013]微控制单元采用绝对转移跳转的方式实现程序跳转或逻辑状态转移；微处理器IP核采用基址变址寻址的方式实现程序的地址寻址。
[0014]作为优化方案，12个通用寄存器分别为RO至RlI，其中，寄存器R2作为数据访问寻址时的基址寄存器，寄存器R6作为程序转移时的基址寄存器。
[0015]作为优化方案，运算指令包括无符号加法指令、有符号加法指令、左移指令、逻辑右移、算术右移、逻辑与指令、逻辑异或指令、逻辑或指令、比较指令以及空指令；
[0016]存储访问指令包括寄存器操作指令、内存读访问指令以及内存写访问指令；
[0017]程序跳转或状态转移指令包括无条件跳转指令、大于条件跳转指令、等于条件跳转指令以及小于条件的跳转指令。
[0018]作为优化方案，处理器指令的最高两位为扩展标志位；其中，扩展标志包括“00”、“01”和“ 10”，扩展标志“00”表示寄存器寻址、寄存器间接寻址或寄存器基址变址寻址相关指令，扩展标志“01”表示立即数寻址中的移位操作指令，扩展标志“ 10”表示存储访问控制指令。
[0019]作为优化方案，扩展标志还包括“ 11 ”，扩展标志“11”表示非法指令。
[0020]作为优化方案，当扩展标志为“00”时，处理器指令的指令格式由低位至高位依次为:4位寄存器1、4位寄存器0、1位基址寄存器、5位操作码以及2位扩展标志；
[0021]当扩展标志为“01”时，处理器指令的指令格式由低位至高位依次为:4位操作数、4位寄存器、I位基址寄存器、5位操作码以及2位扩展标志；
[0022]当扩展标志为“10”时，处理器指令的指令格式由低位至高位依次为:8位操作数、4位寄存器、2位操作码以及2位扩展标志。
[0023]作为优化方案，当扩展标志为“11”时，处理器指令的指令格式由低位至高位依次为:14位未定义字以及2位扩展标志。
[0024]作为优化方案，微处理器IP核还包括扩展存储控制单元，用于扩展连接外部的存储单元；存储单元包括用于程序访问和数据缓存的SRAM，以及用于程序固化空间的ROM或EEPROM。
[0025]作为优化方案，扩展存储控制单元包括如下功能接口:地址线接口、数据线接口、片选信号接口、地址有效信号接口、数据有效信号接口、写信号接口以及输出有效信号接□。[0026]作为优化方案，地址线为16根，数据线为8位。
[0027]与现有技术相比，本发明具有以下有益效果:
[0028](I)本发明提供的处理器IP核具备了常规处理器的算术运算和逻辑控制能力，内部的12个通用寄存器可满足临时数据和过程数据量不多的应用要求，达到无需扩展读写存储器的要求；
[0029](2)对于数据量较大的应用要求也可扩展读写访问存储器实现，具有较高的可扩展性；
[0030](3)本发明提供的处理器IP核满足了非计算性嵌入式系统的信息处理要求，也可作为复杂系统中的协控制运算部件集成。
【专利附图】
【附图说明】
[0031]图1为实施例1提供的微处理器IP核的结构框图；
[0032]图2为微处理器IP核的处理器指令的指令格式示意图；
[0033]图3为实施例2提供的微处理器IP核的结构框图；
[0034]图4是实施例2的写访问时序图(O个等待周期)；
[0035]图5是实施例2的读访问时序图(O个等待周期)；
[0036]图6是实施例2的写访问时序图(2个等待周期)；
[0037]图7是实施例2的读访问时序图(2个等待周期)。
[0038]上图中序号为:1_微控制单元、2-运算逻辑单元、3-指令译码器、4-寄存器单元、5-扩展存储控制单元、6-存储单元。
【具体实施方式】
[0039]下面结合附图以实施例的方式详细描述本发明。
[0040]实施例1:
[0041]如图1所示，一种精简的微处理器IP核，包括:
[0042]微控制单元1，用于实现微处理器的流程控制、系统寄存器维护、系统状态标志维护、处理器计数器指针的维护。
[0043]运算逻辑单元2，用于执行数值计算或逻辑运算。
[0044]指令译码器3，用于对处理器指令中的操作码进行译码解析，并根据译码解析结果选择运算逻辑单元执行对应的运算或选择微控制单元进行程序跳转或状态转移。
[0045]以及，寄存器单元4，寄存器单元包括系统寄存器以及12个通用寄存器；系统寄存器包括程序计数器和处理器状态寄存器。在本实施例中，12个通用寄存器分别为RO至R11，其中，寄存器R2作为数据访问寻址时的基址寄存器，寄存器R6作为程序转移时的基址寄存器。
[0046]本实施例对传统处理器的指令系统进行了精简和优化，具体的改进如下:
[0047]首先，对处理器指令的字长进行了定义，将处理器指令的字长设计为16位。
[0048]其次，对处理器指令的种类进行了定义。在本实施例中，处理器指令的种类包括:运算指令、存储访问指令以及程序跳转或状态转移指令。
[0049]具体的，运算指令包括无符号加法指令、有符号加法指令、左移指令、逻辑右移、算术右移、逻辑与指令、逻辑异或指令、逻辑或指令、比较指令以及空指令，共10种。
[0050]存储访问指令包括寄存器操作指令、内存读访问指令以及内存写访问指令，共3种。
[0051]程序跳转或状态转移指令包括无条件跳转指令、大于条件跳转指令、等于条件跳转指令以及小于条件的跳转指令，共4种。
[0052]具体的指令定义表如表1所示:
[0053]表1微处理器IP核的处理器指令定义表
[0054]
【权利要求】
1.一种精简的微处理器IP核，包括: 微控制单元，用于实现微处理器的流程控制、系统寄存器维护、系统状态标志维护、处理器计数器指针的维护； 运算逻辑单元，用于执行数值计算或逻辑运算； 以及，指令译码器，用于对处理器指令中的操作码进行译码解析，并根据译码解析结果选择运算逻辑单元执行对应的运算或选择微控制单元进行程序跳转或状态转移； 其特征在于: 还包括寄存器单元，所述寄存器单元包括系统寄存器以及12个通用寄存器；所述系统寄存器包括程序计数器和处理器状态寄存器； 所述处理器指令的字长为16位；所述处理器指令的种类包括:运算指令、存储访问指令以及程序跳转或状态转移指令； 所述微处理器IP核的寻址方式包括:立即数寻址、寄存器寻址、直接寻址、寄存器间接寻址以及寄存器基址变址寻址； 所述微控制单元采用绝对转移跳转的方式实现程序跳转或逻辑状态转移；所述微处理器IP核采用基址变址寻址的方式实现程序的地址寻址。
2.根据权利要求 1所述的一种精简的微处理器IP核，其特征在于，所述12个通用寄存器分别为RO至R11，其中，寄存器R2作为数据访问寻址时的基址寄存器，寄存器R6作为程序转移时的基址寄存器。
3.根据权利要求1所述的一种精简的微处理器IP核，其特征在于: 所述运算指令包括无符号加法指令、有符号加法指令、左移指令、逻辑右移、算术右移、逻辑与指令、逻辑异或指令、逻辑或指令、比较指令以及空指令； 所述存储访问指令包括寄存器操作指令、内存读访问指令以及内存写访问指令； 所述程序跳转或状态转移指令包括无条件跳转指令、大于条件跳转指令、等于条件跳转指令以及小于条件的跳转指令。
4.根据权利要求1所述的一种精简的微处理器IP核，其特征在于，所述处理器指令的最高两位为扩展标志位；其中，扩展标志包括“00”、“01”和“10”，扩展标志“00”表示寄存器寻址、寄存器间接寻址或寄存器基址变址寻址相关指令，扩展标志“01”表示立即数寻址中的移位操作指令，扩展标志“10”表示存储访问控制指令。
5.根据权利要求4所述的一种精简的微处理器IP核，其特征在于，扩展标志还包括“ 11 ”，扩展标志“11”表示非法指令。
6.根据权利要求4所述的一种精简的微处理器IP核，其特征在于， 当扩展标志为“00”时，处理器指令的指令格式由低位至高位依次为:4位寄存器1、4位寄存器0、1位基址寄存器、5位操作码以及2位扩展标志； 当扩展标志为“01”时，处理器指令的指令格式由低位至高位依次为:4位操作数、4位寄存器、I位基址寄存器、5位操作码以及2位扩展标志； 当扩展标志为“10”时，处理器指令的指令格式由低位至高位依次为:8位操作数、4位寄存器、2位操作码以及2位扩展标志。
7.根据权利要求5所述的一种精简的微处理器IP核，其特征在于， 当扩展标志为“11”时，处理器指令的指令格式由低位至高位依次为:14位未定义字以及2位扩展标志。
8.根据权利要求1所述的一种精简的微处理器IP核，其特征在于，还包括扩展存储控制单元，用于扩展连接外部的存储单元；所述存储单元包括用于程序访问和数据缓存的SRAM,以及用于程序固化空间的ROM或EEPR0M。
9.根据权利要求8所述的一种精简的微处理器IP核，其特征在于，所述扩展存储控制单元包括如下功能接口:地址线接口、数据线接口、片选信号接口、地址有效信号接口、数据有效信号接口、写信号接口以及输出有效信号接口。
10.根据权利要求9所述的一种精简的微处理器IP核，其特征在于，所述地址线为16根，所述数据线为8位。
【文档编号】G06F9/305GK103970508SQ201410243580
【公开日】2014年8月6日 申请日期:2014年6月4日 优先权日:2014年6月4日
【发明者】陈晓强 申请人:上海航天电子通讯设备研究所