一种乘法器的制造方法
【专利摘要】本发明适用于领域，提供了一种数位并行乘法器，包括输入端A、输入端B0...BP-2BP-1、输出端C及计算单元，所述输入端A及输入端B0...BP-2BP-1分别输入计算单元，经过计算处理后自所述计算单元的输出端C输出，所述计算单元输出的计算公式：C＝R(AB0+AB1xd+…+ABp-1xd(p-1))modF(x)，其中，R是一个非零多项式，x是不可约多项式F(x)的一个根，d是分割长度，p是分割的段数，mod F(x)是对所得结果进行约减，即求模运算。本申请中提到的乘法器具有空间复杂度低，具有面积小、功耗低，提高计算效率，具有可扩展性。
【专利说明】一种乘法器
【技术领域】
[0001] 本发明属于数字编码领域，尤其涉及一种低复杂度数位串行并可扩展以为多项式 基乘法器。
【背景技术】
[0002] Diffie-HelIman秘钥交换、数字签名、椭圆曲线密码器和配对密码器等应用都涉 及有限域乘法器计算。对于配对密码器，基于椭圆曲线运算的Weil和Tate配对需要大量 计算，其操作参数属于超大有限域。例如，要128位的堆成密码安全，基于超奇异椭圆曲线 的Tate配对需要在复合域GF(24X1223)进行运算。因此，如何有效在硬件上设计在超大有限 域上的乘法运算是一个巨大挑战，特别是在资源有限的硬件上。
[0003] 对于GF(2m)有限域乘法的硬件实现，不可约多项式F(X)的最佳选择是一个低位 多现实，例如三项多现实和五项多项式。文献[6]提到了不是所有的域都存在三项多项式， 但对于M> 4的有限域肯定存在五项多项式。为了有效实现乘法运算，文献[7]提出了一 种变形的多项式基地，叫位移多项式基（ShiftedPolynomialBasis，SPB).由于这种位移 多项式基能够在时间或空间上有效实现有限域乘法运算，文献[8]和[9]多种基于此基地 的乘法器。对于一些五项多项式，文献[10]和[11]给出了特定m值得位移多项式乘法器。 最近，文献[12]提出了一种一般化的多项式基（GeneralizedPolynomialBasis,GPB)乘 法器，并给出位移多项式基是一般化多项式基的一种。
[0004] 文献[13]至文献[21]提出多种乘法器架构，这些乘法器架构可分为两类，一种是 脉动结构，另一种是非脉动结构。一般地，脉动结构的乘法器能够提供更高的吞吐量，同时 由于高频率操作，所消耗的能量很高。除此之外，脉动结构原本在域的最小平方根运算具 有很高延迟，并需要大量的暂存器。此外，高频率操作和高吞吐量的脉动结构并不适用于 大多数实际应用。因此，为了避免脉动结构的缺点，在二位元扩域和素数域中，一些非脉动 结构并可扩展乘法器被提出。这种可扩展特性是利用硬件折叠来确定部分积的数量，以此 获得完整的乘法结果，从而能够在时间和空间复杂度上取得平衡。文献[15]、[19]和[21] 的可扩展乘法器是基于固定大小dXd的HankeI矩阵向量乘积（HankeIMatrix-Vector Product，HMVP)方法设计。利用经典的分割方法，完整的乘法结果是通过部分积得到 a 的。选择合适的HMVP结构能够产生比经典数位串行乘法器更低延迟的架构。
[0005]利用分而治之的方法，Karatsuba-Ofman方法（Karatsub-OfmanAlgorithm，KA) 能够提供一种有效分割方法，实现低延迟乘法运算。为了进一步降低延迟，文献[23]已 经给出5、6和7分割方法。文献[24]讲这种方法引用到次二次Toeplitz矩阵向量乘积 (ToeplitzMatrix-VectorProduct,TMVP)中，来实现有限基于优化的正规基，对偶基和位 移多项式基。最近，文献[25]提出了一种利用次二次TMVP方法设计的低延迟数位串行脉 动结构的双基底乘法器。文献[26]也提出一种基于Karatsuba方法的数位串行脉动结构 乘法器，具有低延迟特性。
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【发明内容】
[0027] 本发明的目的在于提供一种低复杂度数位串行并可扩展以为多项式基乘法器，旨 在解决现有技术中乘法器存在的问题。
[0028] 本发明是这样实现的，一种数位并行乘法器，该数位并行乘法器包括输入端A、输 入端Btl. ..BmBim、输出端C及计算单元，所述输入端A及输入端Btl. ..BmBim分别输入计算 单元，经过计算处理后自所述计算单元的输出端C输出，所述计算单元输出的计算公式：
[0029] C=lUABd+AI^xd+…+ABj^xW^OmodF(X)，其中，R是一个非零多项式，X是不可约 多项式F(X)的一个根，d是分割长度，p是分割的段数，modF(X)是对所得结果进行约减即 求模运算。
[0030] 本发明的进一步技术方案是：所述计算单元需要时钟周期用于完成A 和B的乘法运算，其中每个时钟周期的间隔为T=TA+(l+31ogbn)Tx，1\和Tx分别表示一个AND逻辑门和一个XOR逻辑门的延迟。
[0031] 本发明的进一步技术方案是：所述计算单元包括EPl模块、第一运算模块、第二运 算模块及加法器，所述输入端A输入所述EPl模块输入端，所述EPl模块输出端分别输入所 述第一运算模块及第二运算模块的输入端，所述输入端Btl. ..Bp_2Bh依次输入所述第一运 算模块及第二运算模块中的EP2单元的输入端，所述第一运算模块及第二运算模块的输出 端分别输入加法器输入端，经所述加法器运算后输出，所述第二运算模块为多个依次平行 设置。
[0032] 本发明的进一步技术方案是：所述第一运算模块包括EP2单元、PWM单元及重构单 元，所述EP2单元输出端连接所述PWM单元输入端,所述PWM单元输出端连接所述重构单元 输入端。
[0033] 本发明的进一步技术方案是：所述第二运算模块包括EP2单元、PWM单元、重构单 元及移位单元，所述EP2单元输出端连接所述PWM单元输入端，所述PWM单元输出端连接所 述重构单元输入端，所述重构单元输出端连接所述移位单元输入端。
[0034] 本发明的另一目的在于提供一种数位串行乘法器，该乘法器包括权利要求1-3任 一项所述的数位并行乘法器、累加单元及FPR单元，所述数位并行乘法器输出端连接所述 累加单元输入端，所述累加单元输出端连接所述FPR单元输入端，经过计算处理后自所述 FPR单元的输出端输出，所述累加单元由（n+d-1)个XOR逻辑门构成，用于计算当前部分 积AiBi和暂存器<D>保存的值D的和；所述FPR单元实现计算输出C，其公式：C=RDmod F(x)，其中，R是一个非零多项式，D是A和B乘积结果，modF(x)是对所得结果进行约减即 求模运算。
[0035] 本发明的进一步技术方案是：所述累加单元包括加法器、暂存器D及移位模块，所 述加法器输出端连接所述暂存器D输入端，所述暂存器D输出端连接所述移位模块输入端， 所述移位模块输出端连接所述加法器输入端。
[0036] 本发明的另一目的在于提供一种可扩展SPB/GPB的乘法器，所述乘法器包括权利 要求1-5任一项所述的数位并行乘法器、控制单元、两个操作数生成电路、暂存器A、暂存器 B、数位对齐电路及FPR单元，所述暂存器A的输出端经一所述操作数生成电路连接所述数 位并行乘法器输入端，所述暂存器B的输出端经一所述操作数生成电路连接所述数位并行 乘法器输入端，所述控制单元的输出端分别连接两个所述操作数生成电路的输入端和所述 数位对齐电路的输入端，所述数位并行乘法器输出端连接所述数位对齐电路的输入端，所 述数位对齐电路的输出端连接所述FPR单元的输入端，经所述FPR单元运算输出C，其C公 式：C=RDmodF(X)，两个所述操作数生成电路的计算公式分别为：
[0037] 4 = ^SljnAl + Sllj2A2) + (Si-+SljlAi + s,J24) f
[0038]骂=(Si ^ Si十 (Au爲+ Su A 式为：= 5;.?，所述数位对齐电路的计算公式为：
[0039] D D + + q.y.? 式，所述数位并行乘法器输入所述数位对齐电路线路上的位数为：
【权利要求】
1. 一种数位并行乘法器，其特征在于，该数位并行乘法器包括输入端A、输入端 Btl. ..BmBim、输出端C及计算单元，所述输入端A及输入端Btl. ..BmBim分别输入计算单元， 经过计算处理后自所述计算单元的输出端C输出，所述计算单元输出的计算公式： C=lUABd+ABy+…+ABj^x^'niodF(x)，其中，R是一个非零多项式，X是不可约多项 式F(X)的一个根，d是分割长度，p是分割的段数，modF(X)是对所得结果进行约减即求模 运算。
2. 根据权利要求1所述的数位并行乘法器，其特征在于，所述计算单元需要 p="to&t+ 1时钟周期用于完成A和B的乘法运算，其中每个时钟周期的间隔为T= Ta+(l+31ogbn)Tx，Ta和Tx分别表示一个AND逻辑门和一个XOR逻辑门的延迟。
3. 根据权利要求1或2所述的数位并行乘法器，其特征在于，所述计算单元包括EPl 模块、第一运算模块、第二运算模块及加法器，所述输入端A输入所述EPl模块输入端， 所述EPl模块输出端分别输入所述第一运算模块及第二运算模块的输入端，所述输入端 Btl. ..BmBim依次输入所述第一运算模块及第二运算模块中的EP2单元的输入端，所述第一 运算模块及第二运算模块的输出端分别输入加法器输入端，经所述加法器运算后输出，所 述第二运算模块为多个依次平行设置。
4. 根据权利要求3所述的数位并行乘法器，其特征在于，所述第一运算模块包括EP2单 元、PWM单元及重构单元，所述EP2单元输出端连接所述PWM单元输入端，所述PWM单元输 出端连接所述重构单元输入端。
5. 根据权利要求4所述的数位并行乘法器，其特征在于，所述第二运算模块包括EP2 单元、PWM单元、重构单元及移位单元，所述EP2单元输出端连接所述PWM单元输入端，所述 PWM单元输出端连接所述重构单元输入端，所述重构单元输出端连接所述移位单元输入端。
6. -种数位串行乘法器，其特征在于，该乘法器包括权利要求1-3任一项所述的数位 并行乘法器、累加单元及FPR单元，所述数位并行乘法器输出端连接所述累加单元输入端， 所述累加单元输出端连接所述FPR单元输入端，经过计算处理后自所述FPR单元的输出端 输出，所述累加单元由（η+d-l)个XOR逻辑门构成，用于计算当前部分积AiBi和暂存器<D> 保存的值D的和；所述FPR单元实现计算输出C，其公式：C=RDmodF(X)，其中，R是一个 非零多项式，D是A和B乘积结果，modF(X)是对所得结果进行约减即求模运算。
7. 根据权利要求6所述的数位串行乘法器，其特征在于，所述累加单元包括加法器、暂 存器D及移位模块，所述加法器输出端连接所述暂存器D输入端，所述暂存器D输出端连接 所述移位模块输入端，所述移位模块输出端连接所述加法器输入端。
8. -种可扩展SPB/GPB的乘法器，其特征在于，所述乘法器包括权利要求1-5任 一项所述的数位并行乘法器、控制单元、两个操作数生成电路、暂存器A、暂存器B、 数位对齐电路及FPR单元，所述暂存器A的输出端经一所述操作数生成电路连接 所述数位并行乘法器输入端，所述暂存器B的输出端经一所述操作数生成电路连 接所述数位并行乘法器输入端，所述控制单元的输出端分别连接两个所述操作数 生成电路的输入端和所述数位对齐电路的输入端，所述数位并行乘法器输出端连 接所述数位对齐电路的输入端，所述数位对齐电路的输出端连接所述FPR单元的 输入端，经所述FPR单元运算输出C，其C公式：C=RDmodF(x)，两个所述操作数 生成电路的计算公式分别为：4 - 為+\iir4 -.Vic，七）'+-(\iit為 属=〇,.--,A+)+(?,Λ+iU声I+心A)，所述数位并行乘法器计算公式为： ζ=ξ；!,，所述数位对齐电路的计算公式为： 爾 述数位并行乘法器输入所述数位对齐电路线路上的位数为：(4?i)-Wi。 3
9. 根据权利要求8所述的数位串行乘法器，其特征在于，所述操作数生成电路包括两 个控制器MUX及加法器，两个所述控制器的输出端分别输入所述加法器的输入端。
10. 根据权利要求9所述的数位串行乘法器，其特征在于，所述数位对齐电路包括控制 总线、加法器及暂存器D，所述控制总线输出端连接所述加法器输入端，所述加法器输出端 连接所述暂存器D输入端，所述暂存器D输入端连接所述加法器输入端，所述控制总线输入 所述加法器线路上的位数为：（2m-l)-bit。
【文档编号】G06F7/52GK104239279SQ201410459796
【公开日】2014年12月24日 申请日期:2014年9月10日 优先权日:2014年9月10日
【发明者】潘正祥, 杨春生, 李秋莹, 闫立军, 蔡正富 申请人:哈尔滨工业大学深圳研究生院, 艾美特电器（深圳）有限公司