1.一种能灵活配置时钟频率的数字低电平控制处理器，其特征在于，包括：
多路高速模拟数字转换通道；
多路高速数字模拟转换通道；
多路数字输出端口；
一数字信号处理芯片，用于根据预设的一低电平反馈算法处理来自所述高速模拟数字转换通道的第一数字信号形成第二数字信号和驱动信号，并向所述高速数字模拟转换通道输出所述第二数字信号，向所述数字输出端口输出驱动信号；以及
一时钟分配系统，所述时钟分配系统包括：
一时钟分配芯片，用于根据一输入参考信号和所述时钟分配芯片的一寄存器的一配置参数向所述数字信号处理芯片发送一时钟信号；和
一CPLD芯片，用于设置所述配置参数并存储所述配置参数。
2.根据权利要求1所述的能灵活配置时钟频率的数字低电平控制处理器，其特征在于，所述时钟分配系统还包括一扇出芯片，所述扇出芯片连接于所述时钟分配芯片与所述数字信号处理芯片之间，用于将所述时钟分配芯片发出的一路所述时钟信号按同频率扇出多路。
3.根据权利要求1所述的能灵活配置时钟频率的数字低电平控制处理器，其特征在于，所述高速模拟数字转换通道包括相连的一单端转差分单元和一模数转换器，所述模数转换器与所述数字信号处理芯片通信连接。
4.根据权利要求3所述的能灵活配置时钟频率的数字低电平控制处理器，其特征在于，所述单端转差分单元采用射频传输线变压器。
5.根据权利要求3所述的能灵活配置时钟频率的数字低电平控制处理器，其特征在于，所述高速模拟数字转换通道还包括一排阻，所述排阻连接于所述模数转换器和所述数字信号处理芯片之间。
6.根据权利要求1所述的能灵活配置时钟频率的数字低电平控制处理器，其特征在于，所述高速数字模拟转换通道包括相连的一数模转换器和一差分转单端单元，所述数模转换器与所述数字信号处理芯片通信连接。
7.根据权利要求1所述的能灵活配置时钟频率的数字低电平控制处理器，其特征在于，所述数字输出端口包括一输出匹配接口和一多通道数字逻辑光隔离芯片，所述多通道数字逻辑光隔离芯片连接于所述输出匹配接口和所述数字信号处理芯片之间。
8.根据权利要求1所述的能灵活配置时钟频率的数字低电平控制处理器，其特征在于，还包括一CPCI通讯接口，所述CPCI通讯接口连接所述数字信号处理芯片。
9.根据权利要求8所述的能灵活配置时钟频率的数字低电平控制处理器，其特征在于，所述CPCI通讯接口包括相连的一PCI芯片和一PCI总线，所述数字信号处理芯片连接所述PCI芯片并通过所述PCI芯片和所述PCI总线与一上位机通信连接。
10.根据权利要求1-9任一项所述的能灵活配置时钟频率的数字低电平控制处理器，其特征在于，所述数字信号处理芯片采用FPGA芯片。