技术总结
本发明提供一种能灵活配置时钟频率的数字低电平控制处理器，包括：多路高速模拟数字转换通道、多路高速数字模拟转换通道、多路数字输出端口、数字信号处理芯片和时钟分配系统。时钟分配系统用于向数字信号处理芯片提供时钟信号，时钟分配系统包括：时钟分配芯片，用于根据输入参考信号和时钟分配芯片寄存器的配置参数向数字信号处理芯片发送时钟信号；和CPLD芯片，用于设置配置参数并存储配置参数。本发明的一种能灵活配置时钟频率的数字低电平控制处理器集成寄存器参数自动回复功能和多路扇出功能的时钟分配单元、集成多路高速模拟数字转换通道、两路高速数字模拟转换通道和多路数字输出端口，具有尺寸小、稳定可靠、经济和维护便利的优点。
技术研发人员：赵玉彬;郑湘;张志刚;徐凯;赵申杰;刘建飞;赵振堂
受保护的技术使用者：中国科学院上海应用物理研究所
文档号码：201610594207
技术研发日：2016.07.26
技术公布日：2016.11.23