一种基于IRIG‑B的内外时钟源切换装置的制作方法

本实用新型涉及一种基于IRIG-B的内外时钟源切换装置，属于网络对时技术领域。

背景技术：

当一台装置存在多块记录事件的卡件时，记录事件时间的实时性和同步性的问题往往值得关注。IRIG-B(InterRange Instrumentation Group)，简称B码对时，其在稳定性和可靠性高被广泛应用在工控领域。将IRIG-B作为外部时钟源，在越来越多的装置中得到应用。但当外部时钟源IRIG-B由于某种原因信号丢失时，如何保证仍有时钟对这些卡件进行对时成为问题。

技术实现要素：

为了解决上述技术问题，本实用新型提供了一种基于IRIG-B的内外时钟源切换装置。

为了达到上述目的，本实用新型所采用的技术方案是：

一种基于IRIG-B的内外时钟源切换装置，包括主站板卡和若干子站板卡，所述主站板卡与子站板卡通过BLVDS对时总线连接；

所述主站板卡上设置有CPU和FPGA，主站板卡的FPGA包括IRIG-B解码电路、内部时钟电路、时间设置寄存器、对时寄存器、IRIG-B编码电路和第一BLVDS编解码电路；所述时间设置寄存器与主站板卡的CPU连接，所述时间设置寄存器、内部时钟电路、对时寄存器、IRIG-B编码电路和第一BLVDS编解码电路依次连接，所述IRIG-B解码电路外接IRIG-B管脚，所述IRIG-B解码电路与对时寄存器连接，所述IRIG-B编码电路与主站板卡的CPU连接，所述第一BLVDS编解码电路与BLVDS对时总线连接；

所述子站板卡上设置有CPU和FPGA，子站板卡的FPGA包括第二BLVDS编解码电路，所述第二BLVDS编解码电路与子站板卡的CPU连接，所述第二BLVDS编解码电路还与BLVDS对时总线连接。

主站板卡的CPU通过GPMC接口与时间设置寄存器连接。

IRIG-B编码电路通过IRIG-B信号线与主站板卡的CPU连接。

第二BLVDS编解码电路通过IRIG-B信号线与子站板卡的CPU连接。

本实用新型所达到的有益效果：1、本实用新型利用FPGA实现对IRIG-B信号进行解码和编码，在外部时钟源丢失信号情况下，自动切换至内部时钟源，按照IRIG-B编码格式发送信号，从而保证各个卡件对时工作；2、本实用新型利用FPGA发送IRIG-B编码信号，精度高，延迟小；3、本实用新型通过BLVDS总线发送IRIG-B信号，可对多块子站板卡进行对时，稳定性高可靠性强。

附图说明

图1为本实用新型的结构框图。

图2为主站板卡的结构框图。

图3为子站板卡的结构框图。

具体实施方式

下面结合附图对本实用新型作进一步描述。以下实施例仅用于更加清楚地说明本实用新型的技术方案，而不能以此来限制本实用新型的保护范围。

如图1所示，一种基于IRIG-B的内外时钟源切换装置，包括主站板卡和若干子站板卡，主站板卡与子站板卡通过BLVDS对时总线连接；

如图2所示，主站板卡上设置有CPU和FPGA，主站板卡的FPGA包括IRIG-B解码电路、内部时钟电路、时间设置寄存器、对时寄存器、IRIG-B编码电路和第一BLVDS编解码电路。

时间设置寄存器与主站板卡的CPU连接，一般与CPU的GPMC接口连接，时间设置寄存器、内部时钟电路、对时寄存器、IRIG-B编码电路和第一BLVDS编解码电路依次连接，IRIG-B解码电路外接IRIG-B管脚，IRIG-B解码电路与对时寄存器连接，IRIG-B编码电路通过IRIG-B信号线与主站板卡的CPU连接，第一BLVDS编解码电路与BLVDS对时总线连接。

如图3所示，子站板卡上设置有CPU和FPGA，子站板卡的FPGA包括第二BLVDS编解码电路，第二BLVDS编解码电路通过IRIG-B信号线与子站板卡的CPU连接，第二BLVDS编解码电路还与BLVDS对时总线连接。

上述装置的内部时钟电路根据主站板卡CPU的自身运行时间进行初始化，内部时钟电路作为内部对时源，产生内部对时时间；IRIG-B解码电路会解析外部IRIG-B信号产生外部对时时间；当检测不到外部IRIG-B信号时，即外部时钟源丢失信号情况下，内部对时时间按照IRIG-B编码格式发送信号，实现整个装置的对时。

综上所述，上述装置利用FPGA实现对IRIG-B信号进行解码和编码，在外部时钟源丢失信号情况下，自动切换至内部时钟源，按照IRIG-B编码格式发送信号，从而保证各个卡件对时工作；利用FPGA发送IRIG-B编码信号，精度高，延迟小；通过BLVDS总线发送IRIG-B信号，可对多块子站板卡进行对时，稳定性高可靠性强。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本实用新型的保护范围。