一种基于JESD204B的弹性缓冲器的制作方法

本发明属于高速串行接口芯片技术领域，涉及一种基于jesd204b的弹性缓冲器。

背景技术：

随着如移动互联网、4g通信，移动便携设备、网联网以及即将到来的5g通信等现代信息技术的飞速发展，人们对于数据量的需求越来越大，对接口芯片的传输速度提出了更高的要求。传统的lvds、cmos接口技术已经无法满足高速高分辨率转化器的要求,随着coms输出的数据速率提高，瞬态电流也会增大，导致更高的功耗。虽然lvds的电流和功耗依然相对较为平坦，但接口可支持的最高速度受到了限制(仅1g～2g左右)。而作为行业新兴的jesd204b接口标准在功耗及引脚数目方面有明显的优势，目前正在逐步发展，必将成为新的主流接口标准。这一传输技术在国外已相当成熟，但是在国内目前还没有比较完善的设计方案。基于jesd204b的高速串行接口设计支持多通道数据传输，而要实现接收端多通道的同步传输，一种合适的弹性缓冲器设计显得尤为关键。

技术实现要素：

有鉴于此，本发明的目的在于提供一种基于jesd204b的弹性缓冲器，能够实现各个通道的数据同步。

为达到上述目的，本发明提供如下技术方案：

一种基于jesd204b的弹性缓冲器，所述弹性缓冲器位于接收端中，所述接收端与发送端进行数据交互，所述接收端将同步请求信号sync置低，以使得所述发送端开始进入码组同步状态cgs；所述发送端开始发送k28.5码，当所述接收端接收到连续的4个k28.5码时，在下个本地多帧时钟lmfc边沿置高sync，以使得所述发送端开始进入初始化对齐序列状态；所述发送端开始发送多帧初始化对齐序列ilas，所述多帧中包括r码、a码、q码以及c码，其中r码位于一个多帧的首字节位置，用于标示多帧的开始；a码位于一个多帧的末尾字节，用于标示多帧的结束；q码位于第二个多帧的首字节位置，用于标示配置数据传输的开始；c码标示所述配置数据，其由14个字节组成；所述接收端的各个通道在收到ilas的第一个r码时，开始通过所述弹性缓冲器进行缓存数据，并在lfmc边沿同时释放缓存的数据，以实现所述接收端的各个通道之间的数据同步。

进一步地，所述弹性缓冲器中包括用于进行数据缓存和读取的随机存取存储器ram，其中：当写使能信号为高电平时，所述弹性缓冲器开始缓存数据，其中，写地址开始随着时钟信号clk的上升沿依次加1；所述接收端接收到的数据以48bit的形式依次写入所述写地址指向的ram中；当读使能信号为高电平时，所述弹性缓冲器开始弹出数据，其中，读地址开始随着clk的上升沿依次加1；所述弹性缓冲器根据所述读地址依次从ram中弹出48bit的数据。

进一步地，所述弹性缓冲器还用于：在接收缓存延时rbd默认为0时，各个通道的弹性缓冲器在本地多帧脉冲边缘同时释放缓存的数据，以实现多通道数据的对齐；当rbd不为0时，各个通道的弹性缓冲器在本地多帧脉冲边缘之前开始释放，以对各个通道的延时进行补偿，从而实现多通道数据的对齐。

进一步地，所述发送端和所述接收端中均包括lmfc计数器，其中，所述lmfc计数器只要在同一个触发信号触发后，便开始计数产生本地多帧脉冲。

进一步地，所述本地多帧脉冲的计数周期为传输层帧组装时预先设置的参数，所述参数按照下述公式确定：

t＝k*f/4

其中，t表示所述本地多帧脉冲的计数周期，k表示每个本地多帧所包含的帧数，f表示每个帧所包含的字节数。

进一步地，所述发送端和所述接收端还用于：当所述触发信号触发后，所述发送端和所述接收端的lmfc计数器复位对齐并开始计数。

本发明的有益效果为：

本发明所提出的弹性缓冲器的设计方案，机构简单，时序关系比较清晰，易于实现，对于实现jesd204b标准中多通道对齐提供了较为可靠的实现方案。本发明对基于jesd204b标准的串行高速接口设计，实现国内高速接口技术的突破，提供了可参考的价值。

附图说明

为了使本发明的目的、技术方案和有益效果更加清楚，本发明提供如下附图进行说明：

图1为本发明中发送端的状态图；

图2为本发明中的ilas示意图；

图3为本发明中多通道对齐的示意图；

图4为本发明中弹性缓冲器的工作时序图。

具体实施方式

下面将结合附图，对本发明的优选实施例进行详细的描述。

本申请提供一种基于jesd204b的弹性缓冲器，所述弹性缓冲器位于接收端中，所述接收端与发送端进行数据交互。请参阅图1至图3，图1中，ilas_end为初始化对其序列的边沿，cgs_end为码组同步信号的边沿。所述发送端和所述接收端进行数据交互的过程可以如下所述：

所述接收端将同步请求信号sync置低，以使得所述发送端开始进入码组同步状态cgs；

所述发送端开始发送k28.5码，当所述接收端接收到连续的4个k28.5码时，在下个本地多帧时钟lmfc(initiallanealignmentsequence)边沿置高sync，以使得所述发送端开始进入初始化对齐序列ilas状态；

所述发送端开始发送多帧初始化对齐序列ilas，所述多帧multiframe中包括r码、a码、q码以及c码，其中r码位于一个多帧的首字节位置，用于标示多帧的开始；a码位于一个多帧的末尾字节，用于标示多帧的结束；q码位于第二个多帧的首字节位置，用于标示配置数据传输的开始；c码标示所述配置数据，其由14个字节组成；

所述接收端的各个通道在收到ilas的第一个r码时，开始通过所述弹性缓冲器进行缓存数据，并在lfmc边沿同时释放缓存的数据，以实现所述接收端的各个通道之间的数据同步。

具体地，请参阅图4，在本实施方式中，可以采用一个256x48的ram来进行数据的缓存。当写使能信号buffer_write为高电平时，开始缓存数据，8bit写地址(wr_addr[7:0])开始随着clk上升沿依次加1，接收端接收到的数据(buffer_in)以48bit的形式依次写入地址为wr_addr的ram中。当读使能信号buffer_read为高电平时，弹性缓冲器开始弹出数据，8bit读地址(read_addr[7:0])开始随着clk的上升沿依次加1，弹性缓冲器根据read_addr依次从ram中弹出48bit的数据。

本地多帧时钟的计数周期为传输层帧组装时设置的参数t＝k*f/4，其中，t表示所述本地多帧脉冲的计数周期，k表示每个本地多帧所包含的帧数，f表示每个帧所包含的字节数。发送端和接收端的lmfc计数器只要在同一个触发信号sysref触发后开始计数产生脉冲。在rbd(rx_buffer_delay，接收缓存延时)默认为0值时，各个通道的弹性缓冲器在本地多帧脉冲边缘同时释放从而实现多通道对齐；当rbd不为0时(最大值为一个lmfc周期)，各个通道的弹性缓冲器在本地多帧脉冲边缘之前开始释放，从而对各个通道的延时进行补偿，实现多通道对齐。

请参阅图4，在本实施方式中，当sysref触发后发送端和接收端的lmfc计数器复位对齐并开始计数，此时接收端将sync信号拉低，发送端接收到sync低电平进入cgs状态，开始发送k(k28.5)码，接收端接收到连续的四个k码后在lmfc脉冲lmfc_pulse边沿置高，发送端开始进入ilas状态，开始发送ilas序列。当link1、link2这两个通道接收端分别接收到第一个r(k28.0)码后，此时将弹性缓冲器的写使能buffer_write拉高，此时两个通道的弹性缓冲器开始缓存数据。当rbd为默认值0时，则link1、link2的弹性缓冲器在下一个lmfc脉冲的边沿同时释放，此时两通道实现了通道对齐。由于link1、link2两通道在系统每次复位时的延时是一个范围变量，为了补偿两通道的延迟，可以通过设置rbd值来选择最优的释放节点来释放弹性缓冲器来实现两通道对齐。

本发明的有益效果为：

本发明所提出的弹性缓冲器的设计方案，机构简单，时序关系比较清晰，易于实现，对于实现jesd204b标准中多通道对齐提供了较为可靠的实现方案。本发明对基于jesd204b标准的串行高速接口设计，实现国内高速接口技术的突破，提供了可参考的价值。

最后说明的是，以上优选实施例仅用以说明本发明的技术方案而非限制，尽管通过上述优选实施例已经对本发明进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离本发明权利要求书所限定的范围。