用于具有工作存储器的至少一个计算单元的存储器直接访问控制装置的制作方法

本发明涉及一种根据权利要求1的前序部分所述的存储器直接访问控制装置，以及一种根据从属专利权利要求所述的方法。

背景技术：

从市场公知的是如下计算单元、例如处理器，所述计算单元具有一个或多个处理器核，而且所述计算单元可以访问工作存储器。此外，具有一个或多个这种计算单元的计算机系统通常包括大量与所述计算单元共同起作用的其它单元、例如输入和输出模块（“io”）以及诸如此类的。所述计算机系统的所提及的元件中的至少多个元件可以通过共同的、优选地并行的总线来相互交换数据。此外，还公知用于所谓的存储器直接访问（dma，英文“directmemoryaccess”）的方法，由此可以改善通过所述共同的总线的数据交换。

技术实现要素：

本发明所基于的问题通过一种根据权利要求1的存储器直接访问控制装置以及通过一种根据从属权利要求的方法来解决。有利的扩展方案在从属权利要求中予以说明。此外，对于本发明重要的特征在随后的描述中以及在附图中得以找到，其中所述特征不仅可以单独地而且可以以不同的组合而对于本发明是重要的，而不再对此明确地进行指明。

本发明涉及一种用于具有工作存储器的至少一个计算单元的存储器直接访问控制装置，其中所述存储器直接访问控制装置具有用于使所述存储器直接访问控制装置与如下总线系统连接的接口，所述总线系统使计算单元与工作存储器连接。在此，所述存储器直接访问控制装置被构造用于实施如下步骤：

-从与所述总线系统连接的源模块（quellmodul）读出第一数据，其中所述第一数据被分配给至少一个至少暂时被存储在所述源模块中的信息组，

-根据所述第一数据并且根据配置信息来确定所述至少一个信息组在工作存储器中的目标地址，

-在使用从所述源模块到所述工作存储器的存储器直接访问的情况下将所述至少一个信息组从所述源模块传输给所述目标地址。

所提及的至少一个信息组可包括“有效数据”和/或控制信息，而且例如也构成整个数据包，如所述数据包可以通过（不同于上面所描述的总线系统的）总线系统和/或通过其它单元的数据网络由所述源模块接收到的那样。

所述计算单元（例如cpu，英文：“centralprocessingunit（中央处理单元）”）可包括一个或多个处理器核（计算核），其中所述处理器核随后也被称作计算单元。所述处理器核或所述计算单元可以被布置在共同的器件（集成电路）中或者被布置在分别分开的器件中。

所述工作存储器可以被实施为中央工作存储器，所述中央工作存储器能由所述处理器核共同来使用，和/或可以针对所述处理器核中的每个处理器核都设置一个分别独立的工作存储器。该工作存储器可以与相应的处理器核一起被布置在共同的器件中（“intern（内部）”）或者在物理上与所述相应的处理器核分开（“extern（外部）”）。

所述目标地址例如是工作存储器中的一个单个的地址，其中所述存储器直接访问控制装置被构造为根据要传输的信息组而在必要时以适当的并且本身公知的方式连续地逐步地提高所述目标地址。

在一个设计方案中，所述配置信息借助于表格（“配置表”）、矩阵或诸如此类的来预先给定。在另一设计方案中，借助于所提及的配置信息来预先给定应以何种方式来阐明用于确定目标地址的第一数据。所述配置信息也可具有过滤标准，所述过滤标准可以被应用到所述第一数据上，例如用于选择数据。

所述源模块可以是就本身而言任意的单元，所述单元具有至少一个信息组，所述至少一个信息组可以被传输给工作存储器中的目标地址。

优选地，但是不强制地，所述存储器直接访问控制装置借助于硬件来实施、即借助于一个或多个分立的和/或集成的电子器件来实施。在一个有利的实施方式中，可以给常规的存储器直接访问控制装置补充按照本发明的功能性。

在一个设计方案中，所述存储器直接访问控制装置是独立的单元，所述独立的单元作为对根据现有技术预先公知的存储器直接访问控制装置的补充地来使用。

在另一设计方案中，所述存储器直接访问控制装置被构造为从源模块接收触发信号、控制位或者其它信号，由此可以促使所述存储器直接访问控制装置从与总线系统连接的源模块读出所述第一数据。由此，由所述存储器直接访问控制装置周期性地询问（“pollen（花粉）”）是多余的，由此可以有利地加快和/或简化所述存储器直接访问控制装置的运行。

本发明具有如下优点：数据传输、尤其是将所述至少一个信息组从源模块传输给目标地址，在没有计算单元或相应的处理器核的协助下是可能的。这可以节约计算时间，因为所述计算单元对其外围设备的访问一般比较慢。由此，总体上可以改善计算单元或具有该计算单元的计算机系统的运行。

另一优点是，所述存储器直接访问控制装置提高了如下这种源模块的性能，所述源模块不曾明确地被设计用于以所谓的“多核系统（multicore-system）”（即一个具有多个处理器核的计算单元）来运行，而是只在进行通信的设计目标的情况下已经以一个单个的处理器核来开发。

在另一设计方案中，所述源模块包括通信模块，尤其是can模块、mcan模块、flexray模块和/或以太网模块。特别有利地，这些模块能与所述存储器直接访问控制装置一起使用。缩写词“can”指的是“controllerareanetwork（控制器局域网络）”。在此，字母“m”表征可选的制造商特定的称呼。术语“flexray”表征串行的、确定性的并且容错的现场总线系统、尤其是用于在机动车辆中使用的串行的、确定性的并且容错的现场总线系统。在其它实施方式中，所述源模块也可以具有存储器单元或可以是存储器单元。在另一实施方式中，所述源模块也可以包括或可以是存储器、例如工作存储器（ram，随机访问存储器（randomaccessmemory））。

此外，还可以规定，所述第一数据是所述信息组的有效数据和/或元数据。如果所述源模块包括can模块，那么所述元数据例如可包括所谓的“can-id”，或者如果所述源模块包括flexray模块，那么所述元数据例如可包括所谓的“迷你插槽号码（minislot-nummer）”。因此，所述储器直接访问控制装置有利地可以根据相应的配置来利用多个可能性，以便确定在工作存储器中的目标地址。

此外还可以规定，在源模块中的信息组表征由所述源模块接收到的消息。例如，该消息由所述源模块通过与计算单元和存储器直接访问控制装置分开的总线系统（例如can总线）从该总线系统的另一总线成员接收到。有利地，该消息可以借助于储器直接访问控制装置被传输给工作存储器的目标地址。

在另一设计方案中，所述配置信息被定位在所述存储器直接访问控制装置之内和/或被定位在所述存储器直接访问控制装置之外。例如，所述配置信息易失性地或者非易失性地被存储在包括所述存储器直接访问控制装置的电子器件中。补充地或者可替换地，所述配置信息例如可以被定位在工作存储器的区域内或者被定位在与所述工作存储器类似的存储器中。由此，有利地，可以以多种多样的方式、例如通过计算单元来预先给定所述配置信息。

此外还可以规定：所述存储器直接访问控制装置被构造为，对确定所述目标地址补充地确定为了传输所述至少一个信息组而确定的计算单元和/或为了传输所述至少一个信息组而确定的工作存储器（或工作存储区或工作存储器单元）。优选地，这根据所述第一数据和/或根据所述配置信息来实现。如果所述计算单元包括多个处理器核，由此可以改善计算单元或包括所述至少一个计算单元的计算机系统的运行，那么这是特别有利的。

在另一设计方案中，所述存储器直接访问控制装置被构造为，根据至少一个在工作存储器中的绝对的第一存储地址和/或至少一个在工作存储器中的相对的第二存储地址来确定目标地址。优选地，根据更上面所描述的配置信息和/或根据第一数据来实现对是否分别使用所述绝对的第一存储地址和/或所述相对的第二存储地址的选择。由此，有利地扩展了所述存储器直接访问控制装置的可能性。

在此，所述绝对的第一存储地址例如是工作存储器中的预先给定的地址，其中所述第一存储地址例如可以借助于所述存储器直接访问控制装置逐步地被提高，直至整个信息组已经被传输到工作存储器中。

在此，所述相对的第二存储地址例如通过用于将信息组存储在环形缓冲器（环形存储器）中的写入指针来表征。例如，所述环形缓冲器包括固定长度的在工作存储器中预先给定的存储区，其中所述写入指针可以周期性地经过所述存储区。一个例如由处理器核控制的读取指针可以在时间上间隔开地跟随所述写入指针，而且因此将信息组逐步地输送给由所述处理器核控制的其它处理装置。

此外还可以规定：所述存储器直接访问控制装置被构造为，对所述至少一个信息组中的至少一个控制位进行置位，和/或在所述计算单元中和/或在所述计算单元的处理器核中触发中断请求（英文：“interrupt（中断）”）。优选地，但是不强制地，所述中断请求只涉及被设置为用于相应的信息组的接收器的那个处理器核。由此，所述计算单元或所述包括至少一个计算单元的计算机系统可以特别快速地对将所述信息组传输到工作存储器中做出反应。所提及的控制位例如是所谓的“new-flag（新特征位）”。

在另一设计方案中，所述存储器直接访问控制装置被构造为：在相应的信息组借助于所述存储器直接访问控制装置已经成功地从源模块被传输给工作存储器之后，将控制位（英文：“acknowledge（应答）”）传输给所述源模块。由此，在所述源模块中暂时被保留用于所述信息组的存储区有利地可以快速地重新被释放，并且因此供可能的其它传输支配。

此外，本发明还涉及一种用于使具有工作存储器的至少一个计算单元的存储器直接访问控制装置运行的方法，其中所述存储器直接访问控制装置具有用于使所述存储器直接访问控制装置与如下总线系统连接的接口，所述总线系统使所述计算单元与所述工作存储器连接。在此，所述方法包括如下步骤：

-从与所述总线系统连接的源模块读出第一数据，其中所述第一数据被分配给至少一个至少暂时被存储在所述源模块中的信息组，

-根据所述第一数据并且根据配置信息来确定所述至少一个信息组在工作存储器中的目标地址，

-在使用从所述源模块到所述工作存储器的存储器直接访问的情况下将所述至少一个信息组从所述源模块传输给所述目标地址。

得到类似于已经在更上面针对所述存储器直接访问控制装置所描述的那样的优点。

在所述方法的一个设计方案中，所述源模块包括通信模块，尤其是can模块、mcan模块、flexray模块和/或以太网模块。在另一实施方式中，所述源模块也可以包括或可以是存储器、例如工作存储器（ram，randomaccessmemory）。

在所述方法的另一设计方案中，所述第一数据是所述信息组的有效数据和/或元数据。

在所述方法的另一设计方案中，在源模块中的信息组表征由所述源模块接收到的消息。

在所述方法的另一设计方案中，对确定所述目标地址补充地，确定为了传输所述至少一个信息组而确定的计算单元和/或为了传输所述至少一个信息组而确定的工作存储器。

在所述方法的另一设计方案中，根据工作存储器中的至少一个绝对的第一存储地址和/或工作存储器中的至少一个相对的第二存储地址来确定所述目标地址。

在所述方法的另一设计方案中，对所述至少一个信息组中的至少一个控制位进行置位，和/或在所述计算单元中和/或在所述计算单元的处理器核中触发中断请求（英文：“interrupt”）。

同样，对于所述方法的所描述的设计方案来说，得到类似于已经在更上面针对所述存储器直接访问控制装置的相对应的设计方案所描述的那样的优点。

附图说明

随后，本发明的示例性的实施方式参考附图予以阐述。在附图中：

图1示出了具有总线的计算机系统的非常简化的方框电路图；

图2示出了图1的具有大量计算单元和分别被分配给所述计算单元的工作存储器单元的计算机系统的实施方式；

图3示出了环形缓冲存储器的简图；以及

图4示出了用于使根据图2的计算机系统的存储器直接访问控制装置运行的方法的实施方式的流程图，所述计算机系统用于执行存储器直接访问。

在所有附图中，即使在不同的实施方式中，相同的附图标记也被用于功能等效的要素和参量。

具体实施方式

图1示意性地示出了计算机系统10的非常简化的方框电路图，所述计算机系统10具有计算单元20、工作存储器30和存储器直接访问控制装置40，所述计算单元20、工作存储器30和存储器直接访问控制装置40分别与总线系统12连接，所述总线系统12使计算单元20与工作存储器30连接。同样如所述部件20、30、40、50中的一个或多个那样，所述总线系统12例如可以被布置在半导体器件（芯片）（“片上网络（networkonchip）”）上。补充地，所述存储器直接访问控制装置40包括配置信息42，所述配置信息42在更下面在图2中还进一步予以阐述。此外，图1还示出了与总线系统12连接的源模块50。在本情况下，can总线52被连接到所述源模块50上。

图2示出了计算机系统10，所述计算机系统10在本情况下包括计算单元20，所述计算单元20具有大量处理器核20_1至20_n以及分别被分配给所述处理器核20_1至20_n的工作存储器单元30_1、30_2至30_n。

随后，所述处理器核20_1至20_n同义地也被称作计算单元20_1至20_n。随后，所述工作存储器单元30_1、30_2至30_n概括而言也被称作工作存储器30。然而，根据一个实施方式，所述工作存储器30也可以被构造为计算机系统30的中央元件，其中所有计算单元20_1至20_n都可以以读取和写入的方式来访问所述工作存储器30。

在一个实施方式中，源模块50被构造用于利用一个计算单元20来运行，所述计算单元20只包括一个单个的处理器核20_1至20_n。在另一实施方式中，源模块50被构造用于利用多个处理器核20_1至20_n来运行。所述源模块50的两个实施方式可以在图1或2的计算机系统10中可替换地来使用。

工作存储器30或工作存储器单元30_1、30_2至30_n例如可以是“外部”ram、即随机访问存储器（英文“randomaccessmemory”），或者可以是附属于计算单元20或计算单元20_1，20_2，20_n的“内部”ram。

计算单元20、工作存储器单元30_1至30_n、存储器直接访问控制装置40和源模块50通过共同的总线系统12（参见图1）相互连接，通过所述总线系统12可以交换信息组60。所述信息组60可包括“有效数据”和/或控制信息。

在本情况下，只观察到如下这种信息组60，所述信息组60从源模块50朝工作存储器30或工作存储器单元30_1至30_n传输或应该朝工作存储器30或工作存储器单元30_1至30_n传输（所谓的“rx运行”）。但是，源模块50或通信模块50当然也可以被构造为通过总线系统12从工作存储器30接收信息组60，用于通过can总线52进行传输（所谓的“tx运行”）。

所述总线系统12例如可以被构造为并行总线系统12，所述并行总线系统12带有具有第一数目个地址线的地址总线和具有第二数目个数据线的数据总线。

在本情况下，在图2中所绘制的在工作存储器单元30_1、30_2至30_n与存储器直接访问控制装置40之间的、以及在存储器直接访问控制装置40与源模块50之间的双箭头表征相应的功能关联，而且只要求相应的物理连接。

在本情况下，源模块50包括通信模块50、尤其是can模块或mcan模块。随后，相对应地，术语“源模块”和“通信模块”同义地予以使用。源模块50或通信模块50或mcan模块可以与被连接到所述通信模块50上的can总线52进行通信，（未示出的）大量在本情况下被称作“逻辑单元”的can总线成员可以被连接在所述can总线52上。缩写词“can”指的是“controllerareanetwork（控制器局域网络）”。字母“m”表征可选的制造商特定的称呼。在一个实施方式中，源模块50或通信模块50是flexray模块和/或以太网模块。在另一实施方式中，所述源模块也可以包括或可以是存储器、例如工作存储器（ram，randomaccessmemory）。

例如，所述mcan模块或所述通信模块50尤其包括如下子电路：

-用于所述总线系统12的接口管理装置（英文“interfacemanagementlogic（接口管理逻辑电路）”），

-发送缓冲器（英文“transmitbuffer”），

-一个或多个接收缓冲器（英文“receivebuffer”），

-数据处理器（英文“bitstreamprocessor（位流处理器）”），

-错误处理装置（英文“errormanagementlogic（错误管理逻辑电路）”），

-传输逻辑电路（英文“transceiverlogic”），

-时间控制装置（英文“bittiminglogic（位时序逻辑电路）”），和/或

-用于所连接的can总线系统的接口逻辑电路（英文“lineinterfacelogic（线路接口逻辑电路）”）。

图2因此尤其示出了用于具有工作存储器30的至少一个计算单元20的存储器直接访问控制装置40，其中所述存储器直接访问控制装置40具有用于使所述存储器直接访问控制装置40与如下总线系统12连接的接口，所述总线系统12使计算单元20与工作存储器30连接。在此，所述存储器直接访问控制装置40被构造用于实施如下步骤：

-从与所述总线系统12连接的源模块50读出102（参见图4）第一数据，其中所述第一数据被分配给至少一个至少暂时被存储在所述源模块50中的信息组60，

-根据所述第一数据并且根据所述配置信息42来确定104（参见图4）所述至少一个信息组60在工作存储器30中或在工作存储器单元30_1至30_n中的目标地址82'（参见图3），

-在使用从所述源模块50到所述工作存储器30的存储器直接访问的情况下将所述至少一个信息组60从所述源模块50传输108（参见图4）给所述目标地址82'。

在一个实施方式中，所述第一数据是所述信息组60的有效数据和/或元数据。在本情况下，在源模块50中的信息组60表征由所述源模块50接收到的消息，所述消息因此例如可以通过被连接在通信模块50上的can总线52来接收。

在另一实施方式中，所述配置信息42被定位在所述存储器直接访问控制装置40之内和/或被定位在所述存储器直接访问控制装置40之外。在本情况下，所述配置信息42表征应以何种方式来阐明用于确定104目标地址82'的第一数据。例如，所述配置信息42易失性地或者非易失性地被存储在包括所述存储器直接访问控制装置40的电子器件中。在一个实施方式中，所述配置信息42被定位在工作存储器30或30_1至30_n的区域内或者被定位在与所述工作存储器30或30_1至30_n类似的存储器中。

在本情况下，所述存储器直接访问控制装置40被构造为，对确定104所述目标地址82'补充地确定为了传输所述至少一个信息组60而确定的计算单元20_1至20_n和/或为了传输所述至少一个信息组60而确定的工作存储器30或30_1至30_n。优选地，这同样根据所述第一数据和/或所述配置信息42来实现。

在一个实施方式中，所述存储器直接访问控制装置40被构造为，对所述至少一个信息组60中的至少一个控制位进行置位，和/或在所述计算单元20中和/或在所述计算单元20的处理器核20_1至20_n中触发中断请求（英文：“interrupt”）。优选地，但是不强制地，所述中断请求只涉及被设置为用于相应的信息组60的接收器的那个处理器核20_1至20_n。

在另一实施方式中，所述存储器直接访问控制装置40被构造为：在相应的信息组60借助于所述存储器直接访问控制装置40已经成功地从源模块50被传输给工作存储器30或30_1至30_n之后，将控制位（英文：“acknowledge（应答）”）传输给所述源模块50。由此，有利地，在所述源模块50中暂时被保留用于信息组60的存储区可以快速地重新被释放，并且因此供可能的其它传输支配。

在另一实施方式中，所述存储器直接访问控制装置40被构造为：根据至少一个在工作存储器30或30_1至30_n中的绝对的第一存储地址和/或至少一个在工作存储器30或30_1至30_n中的相对的第二存储地址来确定目标地址82'。优选地，这同样根据所述第一数据和/或所述配置信息42来实现。

在此，所述绝对的第一存储地址例如是工作存储器30或30_1至30_n中的预先给定的地址，其中所述第一存储地址可以逐步地被提高，直至整个信息组60已经被传输。在此，所述相对的第二存储地址例如是用于将信息组60存储在环形缓冲存储器80中的写入指针82。

借助于所提及的绝对的第一存储地址，所述信息组60可以完全（必要时持久地）被存储在所述工作存储器30或30_1至30_n的预先给定的存储区中。借助于所述相对的第二存储地址，所述信息组60例如可以被暂存在环形缓冲存储器80（图3）中。其它的存储器形式（诸如队列存储器（“等待队列”）或堆栈（stapel）存储器）同样是可设想的。

在一个实施方式中，计算单元20和/或工作存储器30和/或相应的信息组60尤其通过如下基本上不释自明的参量、控制信息和/或配置信息42来表征：

can_id(1…n);datanew。

在这种情况下指的是：

can_id(1…n)-由dma传输的消息的id

data-附属的id的数据

new-指的是已经接收到新数据——例如由dma（存储器直接访问控制装置）来置位并且通过cpu来复位；

在一个实施方式中，所述存储器直接访问控制装置40和/或相应的信息组60尤其通过如下基本上不释自明的参量、控制信息和/或配置信息42来表征：

srcaddr；len；criteriadefinition(1…n)；targetaddr；cpux；intr。

在这种情况下指的是：

srcaddr-源地址；

len-要传输多少个字节的长度；

targetaddr-（例如在工作存储器30中的）目标地址；

criteriadefinition-例如消息的can_id——能用作决定数据应该被传输给哪个cpu（目标地址）的标准。其它可能的标准——迷你插槽id（minislotid）、协议标识（protokollidentifikation）等等；

cpux-在已经接收到消息之后，中断（即配置位）被触发到cpux上；

intr-中断（即配置位）指的是：在已经接收到消息之后触发中断。

图3示意性地示出了环形缓冲存储器80，所述环形缓冲存储器80例如包括固定长度的在工作存储器30或30_1至30_n中预先给定的存储区。所述环形缓冲存储器80具有写入指针82，所述写入指针82表征当前地址，在所述当前地址上，所述信息组60的当前传输的要素可以被写入到所述环形缓冲存储器80中。在此，所述写入指针82同时表征用于所述至少一个信息组60的目标地址82'。

一个例如由计算单元20或20_1至20_n控制的读取指针84可以在时间上间隔开地跟随所述写入指针82，而且因此将信息组60逐步地输送给由所述计算单元20或20_1至20_n控制的其它处理装置。所述写入指针82和所述读取指针84可以周期性地经过被分配给所述环形缓冲存储器80的存储区。

图4示出了用于使至少一个计算单元20或20_1至20_n的存储器直接访问控制装置40运行的方法的流程图，所述计算单元20或20_1至20_n具有工作存储器30或30_1至30_n，其中所述存储器直接访问控制装置40具有用于使所述存储器直接访问控制装置40与如下总线系统12连接的接口，所述总线系统12使所述计算单元20或20_1至20_n与所述工作存储器30或30_1至30_n连接。在此，所述方法包括如下步骤：

-从与所述总线系统12连接的源模块50读出102第一数据，其中所述第一数据被分配给至少一个至少暂时被存储在所述源模块50中的信息组60，

-根据所述第一数据并且根据所述配置信息42来确定104所述至少一个信息组60在所述工作存储器30或30_1至30_n中的目标地址82'，

-在使用从所述源模块50到所述工作存储器30或30_1至30_n的存储器直接访问的情况下将所述至少一个信息组60从所述源模块50传输108给所述目标地址82'。分别附属的方框在图4中借助于实线来绘制。

在一个实施方式中，在方框104中，所述目标地址82'根据至少一个在工作存储器30或30_1至30_n中的绝对的第一存储地址和/或至少一个在工作存储器30或30_1至30_n中的相对的第二存储地址来确定。

在所述方法的一个实施方式，所述源模块50包括通信模块50、尤其是can模块、mcan模块、flexray模块和/或以太网模块。在另一实施方式中，所述源模块也可以包括或可以是存储器、例如工作存储器（ram，randomaccessmemory）。

在一个实施方式中，所述第一数据是信息组60的有效数据和/或元数据。

在一个实施方式中，在源模块50中的信息组60表征由所述源模块50接收到的消息。

在一个实施方式中，所述存储器直接访问控制装置40从源模块50得到触发信号、控制位或者其它信号，由此促使所述存储器直接访问控制装置40执行从与总线系统12连接的源模块50读出102所述第一数据。这通过虚线绘制的方框100来表征。

在所述方法的一个实施方式中，对确定104所述目标地址82'补充地确定为了传输所述至少一个信息组60而确定的计算单元20_1至20_n和/或为了传输所述至少一个信息组60而确定的工作存储器30_1至30_n。这通过虚线绘制的方框106来表征。

在一个实施方式中，，对所述至少一个信息组60中的至少一个控制位进行置位，和/或在所述计算单元20中和/或在所述计算单元20的处理器核20_1至20_n中触发中断请求（英文：“interrupt”）.这通过虚线绘制的方框110来表征。

在一个实施方式中，所述存储器直接访问控制装置40被构造为：在相应的信息组60借助于所述存储器直接访问控制装置40已经成功地从源模块50被传输给工作存储器30之后，将控制位（英文：“acknowledge（应答）”）传输给所述源模块50。由此，有利地，在所述源模块50中暂时被保留用于信息组60的存储区可以快速地重新被释放，并且因此供可能的其它传输支配。这通过虚线绘制的方框112来表征。