本发明涉及一种微控制器。除此之外，本发明还涉及一种相对应的控制设备以及一种相对应的机动车辆。
背景技术：
在数字技术以及尤其是电气自动化技术和汽车电子中，将如下集成电路统称为微控制器（μcontroller，μc，mcu），所述集成电路使主处理器（中央处理单元（centralprocessingunit），cpu）与各种各样的外围功能联合。这类微控制器通常包括部分或完全被集成在同一微芯片上的工作和程序存储器，并且在这种情况下也作为片上系统（soc，system-on-a-chip）为本领域技术人员所信赖。
根据现有技术的微控制器有时履行复杂的外围功能，并且具有能部分地编程的数字、模拟或混合功能块。公知的尤其是集成中断控制器，所述集成中断控制器使得微控制器能够对例如外围设备的中断请求（interruptrequest，irq）做出反应。
de102014208568a1公开了一种尤其是被构造成微控制器的、尤其是用于机动车辆的控制设备的计算单元，所述计算单元被构造为在没有中断请求的情况下将要观察的运行参量写入到计算单元的、未分配有该计算单元的资源的目标地址区中，而且所述计算单元具有运行跟踪单元，所述运行跟踪单元被构造为从目标地址区中确定所述计算单元的运行信息、尤其是地址总线和/或数据总线的信息和/或内部组件的信息。
技术实现要素：
本发明提供了根据独立权利要求所述的一种微控制器、一种相对应的控制设备以及一种相对应的机动车辆。
所提出的方案所基于的认识是，常规而言为了用信号通知中断请求而进行的到全局地址空间中的访问需要时间以用于对总线或交叉开关（crossbar）的仲裁，并且必须被转发给接收方。而借助于本发明的实施方式，潜在的总线主机可以借助于cpu指令直接将信号发送给所关联的接收方。
该解决方案的优势在于，从发送中断信号直到接收到中断信号的总时长被显著缩短。不再必须进行对到系统寄存器中的cpu访问的仲裁（伴随有与之相关联的、直到总线被另一主机释放为止的等待时间），而是激活特意针对用信号通知中断请求而设置的与接收方的线路。由此，实现了对信号的更快的激活，而不让其它总线成员等待可能的仲裁。不再需要具有几个时钟传输时间（laufzeit）的指令序列，而是需要仅仅一个唯一的具有如下执行时间的指令，所述执行时间理想地对应于仅仅一个唯一的cpu时钟周期。
通过在从属权利要求列举的措施，在独立权利要求中说明的基本思想的有利的扩展方案和改进方案是可能的。这样，根据一个实施方式，设置到cpu或dma控制器的专用总线。在这种情况下，名称“dma控制器”应当以宽泛的词意来理解，并且涵盖了每一个允许存储器直接访问（directmemoryaccess,dma）而在此不占用cpu的模块。以这种方式，可以将不同优先级的中断传输给接收方。
以这种方式和方法可能直接将外围设备（peripherals）耦合。根据现有技术，以高程度给用于通过接口进行通信的总线加负载。根据本发明，例如以太网模块可以直接用信号通知cpu：已经接收到信息，这使得能够减少等待时间。在具有高频率并且需要解释数据并且将其格式化为新的数据帧（frames）的总线的情况下，通过所述耦合可以在相同的时钟频率的情况下产生更多计算能力，这有利于在处理器核（core）中的灵活的数据处理。
此外还可能的是，通过根据本发明的电路装置更快地将指令或数据提供给cpu。如果比如数据已经通过存储器直接访问被传送到对于处理器核有利的工作存储器中，则根据本发明所请求的中断可以由操作系统直接用于执行需要这些数据的任务。由此，缩短了对来自系统的数据的cpu等待时间，提高了能由一个处理器在一个时钟周期内执行的指令（每周期指令（instructionspercycle），ipc）的数目而且提高了性能。
由此，在具有高中断负载并且需要低等待时间的实时系统中，可以减少数据包的传输时间的变化（抖动（jitter））。
附图说明
本发明的实施例在附图中被示出并且在随后的描述中进一步予以阐述。其中：
唯一的附图示出了本发明的实施方式的框图。
具体实施方式
该附图图解说明了（在其总体上没有以绘图方式示出的）机动车辆的根据本发明的一个变型方案来构造的发动机控制设备的经简化的应用情形。在本情况下，微控制器（10）构成控制设备的核心组件，所述微控制器（10）包括内部总线（11）、两个被连接到所述内部总线（11）上的dma控制器（13、14）以及充当总线主机的主处理器（12）。与总线（11）分开的信号线（15）将一方面主处理器（12）与另一方面两个dma控制器（13、14）连接。易于理解的是，为了能够传输优先级，上述信号线（15）可以完全被构造成另一总线（就大量为了在主处理器（12）与dma控制器（13、14）之间进行数据传输而耦合的印制导线而言），而不偏离本发明的保护范围。
此外，所述微控制器（10）还包括被连接到总线（11）上的具有全局地址空间的存储器，所述全局地址空间尤其是包括被分配给以太网模块或其它外围设备的第一存储地址（20）以及在主处理器（12）的工作存储器中的第二存储地址（21）。根据第一指令（18），主处理器（12）将第一中断请求（16、17）通过信号线（15）用信号通知第一dma控制器（13），所述第一中断请求（16、17）促使第一dma控制器（13）将数据从第一存储地址（20）通过总线（11）传输给第二存储地址（21）。根据第二指令（19），从主处理器（12）方面将第二中断请求（16、17）用信号通知第二dma控制器（14），所述第二中断请求（16、17）就其而言导致通过第二dma控制器（14）引起的相对应的数据传输。
在本发明的一个可替换的设计方案中，所述请求中断（16、17）的总线主机也可以是所提及的外围设备，而主处理器（12）本身负责中断例程（中断处理程序（interrupthandler））。