扰码验证方法与流程

技术领域

本发明涉及半导体集成电路制造领域，特别是指一种针对存储器芯片进行失效分析的扰码验证方法。

背景技术：

基于存储器芯片的设计原理，对存储单元的读写操作是通过电学地址执行的，与实际的物理地址的对应关系通常比较复杂，因此在失效分析阶段需要将复杂的电学地址转换为可查找失效点的物理地址来定位失效现场。这个扰码翻译工作需要测试工程师根据存储器IP的设计者提供的电路对应关系，写出一个逻辑转换公式，使电学地址和物理地址之间能相互转换，或者建立对应关系。

这个逻辑转换公式是理论推导的，它的正确性是需要验证的。通常做法是通过激光或聚焦离子轰击来定点破坏样品的内部结构，同时获取固定缺陷的电学和物理坐标，来验证这个转换公式的正确性。

该方法具有如下的缺点：

一，有些产品内部有写保护设计，现有验证方法无法实现；

二，有些产品表面有屏蔽金属层，现有方法也无法定位存储区域；

三，需要破片，对芯片造成物理性破坏；

四，周期长，成功率低。

技术实现要素：

本发明所要解决的技术问题在于提供一种扰码验证方法，无需破坏晶圆，对于有屏蔽网或内部保护的存储器产品也能进行扰码验证。

为解决上述问题，本发明所述的一种扰码验证方法：包含：

第一步，找出存储器芯片上存储区冗余的行和/或列；

第二步，在找出的冗余的行和/或列上，将任意指定物理地址的单元位进行技术处理使之失效，记录该失效的物理地址；

第三步，对存储器样品芯片的冗余区域进行电学测试分析，将电学测试得到的失效的单元位电学地址通过逻辑转换公式得出其物理地址；若与记录的失效物理地址比对一致，则验证成功。

进一步地，所述第一步中，除利用存储器芯片存储区冗余的行和/或与列之外，还能通过专门插入行和/或及列来作扰码验证使用。

进一步地，所述第一步中确定的行与列，为一行及一列，或者为多行及多列。

进一步地，所述第二步中，技术处理是指版图设计过程中直接令指定单元失效的办法，如版图中去除该单元的接触孔等等技术。

进一步地，为防止识别存储器管芯在产品上发生镜像或翻转，能通过在设计顶层布局时放置dummy标志图形（IC版图中增加的一些与电路功能无关的图形，以减小中间过程中的偏差，或者是为了防止刻蚀时出现刻蚀不足或刻蚀过度而增加的一类的图形，通常称这些图形为dummy）在物理失效位正上方，便于位置识别。

本发明所述的扰码验证方法，不受具有内部保护机制的存储器芯片产品的限制，对于具有顶层屏蔽网的产品也不受影响，无需破坏晶圆，能大大缩短测试周期。

附图说明

图1 是将任意指定物理地址的单元位进行技术处理使之失效的示意图，图中深色区块为设计使之失效的单元位。

图2 是对样品进行电学测试得出的失效的电学地址。

图3 是本发明方法流程图。

具体实施方式

本发明所述的一种扰码验证方法，针对存储器芯片产品进行失效分析，具体步骤如下：

第一步，找出存储器芯片上存储区冗余的行和/或列，或者是额外插入专门的行和/或列来作为扰码验证使用，具体的行数及列数不限，可以为一行一列，或者是多行多列。可以只选行，或者只选列，也可以同时选择。

第二步，针对找出的冗余的行或列上，将任意指定物理地址的单元位进行设计处理使之失效，比如在版图设计时故意去掉该单元的接触孔等。记录该失效的物理地址。如图1所示，图中显示的是找出的冗余区的行或列，并通过设计时故意去掉该单元的接触孔，使之失效，记录失效单元位的物理地址，比如图中按横纵坐标记录地址：（1,0），（7,0），（24,0），（0,3），（0,6），（0,23）。

第三步，对存储器样品芯片进行电学测试分析，得到电学测试失效的单元位的电学地址。如图2所示，经过测试得到失效单元位的电学地址为（10,0），（17,0）（23,0），（0,6），（0,23），（0,26）。将电学测试失效的单元位电学地址通过预设的逻辑转换公式转换得出其物理地址。若与记录的失效物理地址比对一致，则验证成功。即将上述电学测试得出的失效地址（10,0），（17,0）（23,0），（0,6），（0,23），（0,26），通过逻辑转换公式运算得出物理地址为（1,0），（7,0），（24,0），（0,3），（0,6），（0,23），即能与第二步记录的物理地址比对一致，扰码验证成功。

为防止识别存储器管芯在产品上发生镜像或翻转，可以通过在设计顶层布局时就放置dummy标志图形在物理失效位正上方，便于位置识别。

以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。