本实用新型涉及服务器领域，尤其涉及一种服务器中处理器上下线硬件架构。
背景技术：
在高端服务器领域，多路服务器是比较常见的一种形态。多路服务器能发挥更强大的处理及运算能力，以及具有高度的可扩展性。多路服务器的架构中通过配置多颗处理器来提高服务器的处理及运算能力。通过基于服务器RAS(Reliability Accessibility and Serviceability)特性设计要求，需要保持服务器系统在线(即不关机)状态下将某个或某几个处理器进行维护，这给多路服务器的设计带来了新的技术问题。
技术实现要素：
为了克服上述现有技术中的不足，本实用新型提供一种服务器中处理器上下线硬件架构，包括：背板，第一节点和第二节点；
第一节点和第二节点分别与背板连接；
第一节点包括：第一CPU，第二CPU，第三CPU，第四CPU，第一BMC模块，第一IO连接器，第一时序控制模块，第一PCH模块，第一连接器以及第一多路复用器；
第一BMC模块，第一CPU，第二CPU，第三CPU和第四CPU分别与第一时序控制模块连接；
第一时序控制模块，第一CPU，第二CPU，第三CPU和第四CPU分别与第一IO连接器连接；
第一PCH模块与第一连接器输入端连接，第一连接器Q端连接第一多路复用器B端；第一连接器Q端连接背板；
第一IO连接器的SDA/SCL端与第一多路复用器A端连接；
第一多路复用器B端连接背板。
优选地，第二节点包括：第五CPU，第六CPU，第七CPU，第八CPU，第二BMC模块，第二IO连接器，第二时序控制模块，第二PCH模块，第二连接器以及第二多路复用器；
第二BMC模块，第五CPU，第六CPU，第七CPU，第八CPU分别与第二时序控制模块连接；
第二时序控制模块，第五CPU，第六CPU，第七CPU，第八CPU分别与第二IO连接器连接；
第二PCH模块与第二连接器输入端连接，第二连接器Q0端连接第二多路复用器B0端；第二连接器Q1端通过背板连接第一多路复用器B1端；
第二IO连接器的SDA/SCL端与第二多路复用器A端连接；
第二多路复用器B1端通过背板连接第一连接器Q1端。
优选地，第一时序控制模块和第二时序控制模块分别采用CPLD芯片；
第一CPU的PWRGD脚，RESET脚，sktocc脚分别与第一时序控制模块连接，第一CPU的sktocc脚还与第一IO连接器连接；
第二CPU的PWRGD脚，RESET脚，sktocc脚分别与第一时序控制模块连接，第二CPU的sktocc脚还与第一IO连接器连接；
第三CPU的PWRGD脚，RESET脚，sktocc脚分别与第一时序控制模块连接，第三CPU的sktocc脚还与第一IO连接器连接；
第四CPU的PWRGD脚，RESET脚，sktocc脚分别与第一时序控制模块连接，第四CPU的sktocc脚还与第一IO连接器连接。
优选地，第五CPU的PWRGD脚，RESET脚，sktocc脚分别与第二时序控制模块连接，第五CPU的sktocc脚还与第二IO连接器连接；
第六CPU的PWRGD脚，RESET脚，sktocc脚分别与第二时序控制模块连接，第六CPU的sktocc脚还与第二IO连接器连接；
第七CPU的PWRGD脚，RESET脚，sktocc脚分别与第二时序控制模块连接，第七CPU的sktocc脚还与第二IO连接器连接；
第八CPU的PWRGD脚，RESET脚，sktocc脚分别与第二时序控制模块连接，第八CPU的sktocc脚还与第二IO连接器连接。
优选地，第一连接器和第二连接器均采用PCA9546；
第一IO连接器和第二IO连接器均采用PCA9555。
从以上技术方案可以看出，本实用新型具有以下优点：
通过连接器和多路复用器互联，并由CPLD芯片进行相应的逻辑控制来实现第一节点和第二节点上的每个CPU的CPUonline或CPUoffline，对第一节点和第二节点上所有CPU online/offline的控制。保证机器在不关机即业务不需要暂停的情况下，可以实现对故障处理器的隔离或者对备用处理的添加。
附图说明
为了更清楚地说明本实用新型的技术方案，下面将对描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为服务器中处理器上下线硬件架构的整体示意图。
具体实施方式
为使得本实用新型的实用新型目的、特征、优点能够更加的明显和易懂，下面将运用具体的实施例及附图，对本实用新型保护的技术方案进行清楚、完整地描述，显然，下面所描述的实施例仅仅是本实用新型一部分实施例，而非全部的实施例。基于本专利中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本专利保护的范围。
本实用新型提供一种服务器中处理器上下线硬件架构，如图1所示，包括：背板1，第一节点2和第二节点3；
第一节点2和第二节点3分别与背板1连接；第一节点2包括：第一CPU11，第二CPU12，第三CPU13，第四CPU14，第一BMC模块9，第一IO连接器6，第一时序控制模块8，第一PCH模块4，第一连接器5以及第一多路复用器7；
第一BMC模块9，第一CPU11，第二CPU12，第三CPU13和第四CPU14分别与第一时序控制模块8连接；第一时序控制模块8，第一CPU11，第二CPU12，第三CPU13和第四CPU14分别与第一IO连接器6连接；第一PCH模块4与第一连接器5输入端连接，第一连接器5Q0端连接第一多路复用器7B0端；第一连接器5Q1端连接背板1；第一IO连接器6的SDA/SCL端与第一多路复用器7A端连接；第一多路复用器7B1端连接背板1。
本实施例中，第二节点3包括：第五CPU15，第六CPU16，第七CPU17，第八CPU18，第二BMC模块22，第二IO连接器25，第二时序控制模块21，第二PCH模块23，第二连接器24以及第二多路复用器26；第二BMC模块22，第五CPU15，第六CPU16，第七CPU17，第八CPU18分别与第二时序控制模块21连接；第二时序控制模块21，第五CPU15，第六CPU16，第七CPU17，第八CPU18分别与第二IO连接器25连接；第二PCH模块23与第二连接器24输入端连接，第二连接器24Q0端连接第二多路复用器26B0端；第二连接器24Q1端通过背板1连接第一多路复用器7B1端；第二IO连接器25的SDA/SCL端与第二多路复用器26A端连接；第二多路复用器26B1端通过背板1连接第一连接器5Q1端。
本实施例中，第一时序控制模块8和第二时序控制模块21分别采用CPLD芯片；
第一CPU11的PWRGD脚，RESET脚，sktocc脚分别与第一时序控制模块8连接，第一CPU11的sktocc脚还与第一IO连接器6连接；第二CPU12的PWRGD脚，RESET脚，sktocc脚分别与第一时序控制模块8连接，第二CPU12的sktocc脚还与第一IO连接器6连接；第三CPU13的PWRGD脚，RESET脚，sktocc脚分别与第一时序控制模块8连接，第三CPU13的sktocc脚还与第一IO连接器6连接；第四CPU14的PWRGD脚，RESET脚，sktocc脚分别与第一时序控制模块8连接，第四CPU14的sktocc脚还与第一IO连接器6连接。
第五CPU15的PWRGD脚，RESET脚，sktocc脚分别与第二时序控制模块21连接，第五CPU15的sktocc脚还与第二IO连接器25连接；第六CPU16的PWRGD脚，RESET脚，sktocc脚分别与第二时序控制模块21连接，第六CPU16的sktocc脚还与第二IO连接器25连接；第七CPU17的PWRGD脚，RESET脚，sktocc脚分别与第二时序控制模块21连接，第七CPU17的sktocc脚还与第二IO连接器25连接；第八CPU18的PWRGD脚，RESET脚，sktocc脚分别与第二时序控制模块21连接，第八CPU18的sktocc脚还与第二IO连接器25连接。
第一连接器5和第二连接器24均采用PCA9546；第一IO连接器6和第二IO连接器25均采用PCA9555。
第一节点2和第二节点3为两块计算板，计算板基于Intel平台设计。每块计算板搭配四颗Intel处理器。计算板间信号通过背板互连。
每个计算板硬件组成完全一致。CPU online：处理器上线，即将备用CPU添加进服务器系统。CPU offline：处理器下线，即将故障处理器隔离出服务器系统
Intel PCH模块(Platform Control Hub)是CPU online/offline控制单元核心。监CPU online/offline拔触发中断和发送CPU下电命令。在八路配置中，只有第一节点上部署安装PCH。第二节点上的PCH不用部署安装。
PCA9546是SMBUS expander，SMBUS master接PCA9546的IN端，并能控制切换到后端4个通道其中任意一个。在第一节点上，连接器的Q0通道接到多路复用器的B0通道；连接器的Q1通道跨板接到节点上的多路复用器的B1通道。借由连接器fan out出的两个通道来实现对两个计算板的控制。
SMBUS MUX，即多路复用器。SEL控制端来选择接通输入进来的哪路SMBUS。SEL由板卡上逻辑单元(CPLD)根据板卡ID来自动切换。切换条件如下表所示。多路复用器有B0和B1两个通道。多路复用器的B0通道接到连接器的Q0。在第一节点上，多路复用器的B1通道不向外连接。在第二节点上，多路复用器的B1通道接到第一节点的连接器的Q1，形成跨板连接。
PCA9555是IO expander，Master通过SMBUS可以控制IO输出电平值状态，也可以读到IO管脚上的电平值状态。CPLD模块用于接收U4发送的命令，继而控制CPU的上下电时序。上下电包含对CPU PWRGD和CPU RESET_N的控制。BMC，通过CPLD向PCA9555下达online或offline命令。
本实用新型的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等如果存在是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本实用新型的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。