一种服务器中处理器上下线硬件架构的制作方法

技术特征：

1.一种服务器中处理器上下线硬件架构，其特征在于，包括：背板(1)，第一节点(2)和第二节点(3)；

第一节点(2)和第二节点(3)分别与背板(1)连接；

第一节点(2)包括：第一CPU(11)，第二CPU(12)，第三CPU(13)，第四CPU(14)，第一BMC模块(9)，第一IO连接器(6)，第一时序控制模块(8)，第一PCH模块(4)，第一连接器(5)以及第一多路复用器(7)；

第一BMC模块(9)，第一CPU(11)，第二CPU(12)，第三CPU(13)和第四CPU(14)分别与第一时序控制模块(8)连接；

第一时序控制模块(8)，第一CPU(11)，第二CPU(12)，第三CPU(13)和第四CPU(14)分别与第一IO连接器(6)连接；

第一PCH模块(4)与第一连接器(5)输入端连接，第一连接器(5)Q0端连接第一多路复用器(7)B0端；第一连接器(5)Q1端连接背板(1)；

第一IO连接器(6)的SDA/SCL端与第一多路复用器(7)A端连接；

第一多路复用器(7)B1端连接背板(1)。

2.根据权利要求1所述的服务器中处理器上下线硬件架构，其特征在于，

第二节点(3)包括：第五CPU(15)，第六CPU(16)，第七CPU(17)，第八CPU(18)，第二BMC模块(22)，第二IO连接器(25)，第二时序控制模块(21)，第二PCH模块(23)，第二连接器(24)以及第二多路复用器(26)；

第二BMC模块(22)，第五CPU(15)，第六CPU(16)，第七CPU(17)，第八CPU(18)分别与第二时序控制模块(21)连接；

第二时序控制模块(21)，第五CPU(15)，第六CPU(16)，第七CPU(17)，第八CPU(18)分别与第二IO连接器(25)连接；

第二PCH模块(23)与第二连接器(24)输入端连接，第二连接器(24)Q0端连接第二多路复用器(26)B0端；第二连接器(24)Q1端通过背板(1)连接第一多路复用器(7)B1端；

第二IO连接器(25)的SDA/SCL端与第二多路复用器(26)A端连接；

第二多路复用器(26)B1端通过背板(1)连接第一连接器(5)Q1端。

3.根据权利要求2所述的服务器中处理器上下线硬件架构，其特征在于，

第一时序控制模块(8)和第二时序控制模块(21)分别采用CPLD芯片；

第一CPU(11)的PWRGD脚，RESET脚，sktocc脚分别与第一时序控制模块(8)连接，第一CPU(11)的sktocc脚还与第一IO连接器(6)连接；

第二CPU(12)的PWRGD脚，RESET脚，sktocc脚分别与第一时序控制模块(8)连接，第二CPU(12)的sktocc脚还与第一IO连接器(6)连接；

第三CPU(13)的PWRGD脚，RESET脚，sktocc脚分别与第一时序控制模块(8)连接，第三CPU(13)的sktocc脚还与第一IO连接器(6)连接；

第四CPU(14)的PWRGD脚，RESET脚，sktocc脚分别与第一时序控制模块(8)连接，第四CPU(14)的sktocc脚还与第一IO连接器(6)连接。

4.根据权利要求3所述的服务器中处理器上下线硬件架构，其特征在于，

第五CPU(15)的PWRGD脚，RESET脚，sktocc脚分别与第二时序控制模块(21)连接，第五CPU(15)的sktocc脚还与第二IO连接器(25)连接；

第六CPU(16)的PWRGD脚，RESET脚，sktocc脚分别与第二时序控制模块(21)连接，第六CPU(16)的sktocc脚还与第二IO连接器(25)连接；

第七CPU(17)的PWRGD脚，RESET脚，sktocc脚分别与第二时序控制模块(21)连接，第七CPU(17)的sktocc脚还与第二IO连接器(25)连接；

第八CPU(18)的PWRGD脚，RESET脚，sktocc脚分别与第二时序控制模块(21)连接，第八CPU(18)的sktocc脚还与第二IO连接器(25)连接。

5.根据权利要求3所述的服务器中处理器上下线硬件架构，其特征在于，

第一连接器(5)和第二连接器(24)均采用PCA9546；

第一IO连接器(6)和第二IO连接器(25)均采用PCA9555。