存储器装置及其操作方法与流程

本发明是有关于一种存储器技术，且特别是有关于一种存储器装置及其操作方法。

背景技术：

存储器装置可以操作于省电模式。但当存储器装置操作于省电模式时，仍旧因为更新操作而很难降低耗电量。

技术实现要素：

本发明的目的在于提供一种可使得存储器装置的耗电量有效地减少并提高数据准确性的存储器装置及其操作方法。

根据本发明的上述目的提供的一种操作方法。此操作方法包含以下步骤：通过控制电路，在具有第一更新速率的更新操作期间，控制错误更正码电路依据第一数据以产生第一错误更正码，且第一数据储存于存储器阵列的第一存储器列中；通过控制电路，在具有第一更新速率的更新操作期间，控制错误更正码电路依据第二数据以产生第二错误更正码，且第二数据储存于存储器阵列的第二存储器列中；通过控制电路，控制错误更正码电路以判断在具有第二更新速率的更新操作期间，第一数据中是否存在错误；通过控制电路，控制错误更正码电路以判断在具有第三更新速率的更新操作期间，第二数据中是否存在错误；以及通过控制电路，若判定第一数据及/或第二数据存在错误，控制错误更正码电路以校正第一数据及/或第二数据。第二更新速率以及第三更新速率低于第一更新速率，且第三更新速率低于第二更新速率。第二错误更正码的校正能力高于第一错误更正码的校正能力。

在部分实施例中，其中第一错误更正码储存于存储器阵列中，且第二错误更正码储存于储存单元中。

在部分实施例中，还包含通过控制电路，在第一数据被校正之后增大第二更新速率；以及通过控制电路，在第二数据被校正之后增大第三更新速率。

在部分实施例中，还包含通过控制电路，若第一数据中存在错误，判断第一错误比特的数量是否大于第一阈值；通过控制电路，若第一错误比特的数量大于第一阈值，在第一数据被校正之后增大第二更新速率；通过控制电路，若第二数据中存在错误，判断一第二错误比特的数量是否大于第二阈值；以及通过控制电路，若第二错误比特的数量大于第二阈值，在第二数据被校正之后增大第三更新速率。

在部分实施例中，还包含通过控制电路，控制错误更正码电路在第一数据被校正之后将第一存储器列的地址记录在错误表中；以及通过控制电路，控制错误更正码电路在第二数据被校正之后将第二存储器列的地址记录在错误表中；其中错误表储存于储存单元中。

在部分实施例中，还包含通过控制电路，控制错误更正码电路将校正后的第一数据写回至第一存储器列中；以及通过控制电路，控制错误更正码电路将校正后的第二数据写回至第二存储器列中。

在部分实施例中，其中第一错误更正码是依据第一数据的第一部分产生。

在部分实施例中，还包含通过控制电路，控制错误更正码电路将第二错误更正码储存于储存单元中；以及通过控制电路，控制错误更正码电路将第一错误更正码储存于存储器阵列中。

本发明的另一目的是在提供一种存储器。此存储器包含存储器阵列、错误更正码电路、控制电路以及储存单元。存储器阵列包含多个第一存储器列以及多个第二存储器列。多个第一存储器列储存多个第一数据，且多个第二存储器列储存多个第二数据。错误更正码电路耦接至存储器阵列。控制电路耦接至存储器阵列以及错误更正电路。控制电路用以在具有第一更新速率的更新操作期间，控制错误更正码电路依据多个第一数据以产生第一错误更正码，在具有第一更新速率的更新操作期间，控制错误更正码电路依据第二数据以产生第二错误更正码，判断在具有第二更新速率的更新操作期间，第一数据中是否存在错误，以及判断在具有第三更新速率的更新操作期间，第二数据中是否存在错误。储存单元耦接至错误更正码电路。若判定在第一数据及/或第二数据中存在错误，控制电路控制错误更正码电路以校正第一数据及/或第二数据。第二更新速率以及第三更新速率低于第一更新速率，且第三更新速率低于第二更新速率。第二错误更正码的校正能力高于第一错误更正码的校正能力。

在部分实施例中，其中第一错误更正码储存于存储器阵列中，且第二错误更正码储存于储存单元中。

在部分实施例中，其中控制电路还用以在第一数据被校正之后增大第二更新速率，且在第二数据被校正之后增大第三更新速率。

在部分实施例中，其中若第一数据中存在错误，控制电路还用以判断第一错误比特的数量是否大于第一阈值；以及若第一错误比特的数量大于第一阈值，控制电路还用以增大第二更新速率。

在部分实施例中，其中若第二数据中存在错误，控制电路还用以判断第二错误比特的数量是否大于第二阈值；以及若第二错误比特的数量大于第二阈值，控制电路还用以增大第三更新速率。

在部分实施例中，还包含储存单元，耦接至错误更正码电路，用以储存错误表，其中控制电路还用以控制错误更正码电路在第一数据被校正后将第一存储器列的地址记录于错误表中，以及在第二数据被校正之后将第二存储器列的地址记录于错误表中。

在部分实施例中，其中控制电路还用以控制错误更正码电路将校正后的第一数据写回至第一存储器列中，并将校正后的第二数据写回至第二存储器列中。

在部分实施例中，其中第一错误更正码是依据第一数据的第一部分产生。

在部分实施例中，其中控制电路还用以控制错误更正码电路以将第二错误更正码储存于储存单元中，并将第一错误更正码储存于存储器阵列中。

总而言之，存储器装置的存储器阵列被划分成弱错误更正码保护列和强错误更正码保护列，且强错误更正码保护列的更新速率可以低于弱错误更正码保护列的更新速率，从而使得存储器装置的耗电量有效地减少。此外，控制电路控制错误更正码电路以判断数据中是否存在错误，并控制错误更正码电路以校正数据，从而提高数据的准确性。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，结合附图说明如下：

图1是根据本发明的一些实施例所绘示的一种存储器的示意图；

图2是根据本发明的一些实施例所绘示的一种存储器的示意图；以及

图3是根据本发明的一些实施例所绘示的一种存储器装置的操作方法的流程示意图。

具体实施方式

以下揭示提供许多不同实施例或例证用以实施本发明的不同特征。特殊例证中的元件及配置在以下讨论中被用来简化本发明。所讨论的任何例证只用来作解说的用途，并不会以任何方式限制本发明或其例证的范围和意义。此外，本发明在不同例证中可能重复引用数字符号且/或字母，这些重复皆为了简化及阐述，其本身并未指定以下讨论中不同实施例且/或配置之间的关系。

在全篇说明书与申请专利范围所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此公开的内容中与特殊内容中的平常意义。某些用以描述本公开的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本公开的描述上额外的引导。

关于本文中所使用的“耦接”或“连接”，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，而“耦接”或“连接”还可指二个或多个元件相互操作或动作。

在本文中，使用第一、第二与第三等等的词汇，是用于描述各种元件、组件、区域、层与/或区块是可以被理解的。但是这些元件、组件、区域、层与/或区块不应该被这些术语所限制。这些词汇只限于用来辨别单一个元件、组件、区域、层与/或区块。因此，在下文中的第一元件、组件、区域、层与/或区块也可被称为第二元件、组件、区域、层与/或区块，而不脱离本发明的本意。如本文所用，词汇“与/或”包含了列出的关联项目中的一个或多个的任何组合。本发明文件中提到的「及/或」是指表列元件的任一个、全部或至少一个的任意组合。

请参阅图1。图1是根据本发明的一些实施例所绘示的一种存储器100的示意图。存储器装置100包含存储器阵列120，错误更正码(ecc)电路130，控制电路110以及储存单元140。错误更正码电路130耦合至存储器阵列120。控制电路110耦合至存储器阵列120以及错误更正码电路130。储存单元耦合至错误更正码电路130。如图1所绘示，存储器阵列120包含多个存储器列r0至r3，并且存储器列r0至r3用以储存多个数据d0至d3。存储器列r0和r1是弱错误更正码保护列，而存储器列r2和r3是强错误更正码保护列。

当控制电路110接收到数据d0时，控制电路110用以控制错误更正码电路130，在以第一更新速率更新存储器阵列120期间，根据数据d0产生错误更正码e0。当控制电路110接收到数据d2时，控制电路110用以控制错误更正码电路130，在以第一更新速率更新存储器阵列120期间，根据数据d2产生错误更正码e2。数据d0储存在作为弱错误更正码保护列的存储器列r0中。错误更正码e0储存在存储器阵列120中。在一些实施例中，错误更正码e0和数据d0储存在存储器阵列120的同一列中。数据d2储存在存储器列r2中，此为强错误更正码保护列。错误更正码e2储存在储存单元140中。

类似地，当控制电路110接收到数据d1时，控制电路110用以控制错误更正码电路130，在以第一更新速率更新存储器阵列120时，根据数据d1产生错误更正码e1。当控制电路110接收到数据d3时，控制电路110用以控制错误更正码电路130，在以第一更新速率更新存储器阵列120时，根据数据d3产生错误更正码e3。在一些实施例中，错误更正码e1和数据d1储存在存储器阵列120的同一列中。数据d3储存在作为强错误更正码保护列的存储器列r2中。错误更正码e3储存在储存单元140中。

储存在强错误更正码保护列中的数据的错误更正码的校正能力高于储存在弱错误更正码保护列中的错误更正码的校正能力。也就是说，储存在强错误更正码保护列中的数据的错误更正码可以比储存在弱错误更正码保护列中的数据的错误更正码校正更多的错误比特。

例如，数据d0储存在弱错误更正码保护列中，且数据d2储存在强错误更正码保护列中。根据数据d0产生的错误更正码e0的校正能力低于根据数据d2产生的错误更正码e2的校正能力。也就是说，错误更正码e2可以比错误更正码e0校正更多的错误比特。

在一些实施例中，控制电路110还用以控制错误更正码电路130以将储存在强错误更正码保护列中的数据的错误更正码储存在储存单元140中。在一些实施例中，控制电路110还用以控制错误更正码电路130以将储存在弱错误更正码保护列中的数据的错误更正码储存在存储器阵列中。

例如，数据d0至d1储存在作为弱错误更正码保护列的存储器列r0至r1中。因此，由数据d0至d1产生的错误更正码e0至e1储存在存储器阵列120中。数据d2至d3储存在强错误更正码保护列的存储器列r2至r3中。因此，从数据d2至d3产生的错误更正码e2至e3储存在储存单元140中。

控制电路110用以控制错误更正码电路110以在第二更新速率的更新操作期间判定数据d0中是否存在错误。在一些实施例中，控制电路110依据数据d0及错误更正码e0判断数据d0是否存在错误。也就是说，在具有第二更新速率的更新操作期间，错误更正码电路130可以从存储器阵列120读取数据d0，并从存储器阵列120读取错误更正码e0，接着，错误更正码电路130根据数据d0和错误更正码e0判断数据d0中是否存在错误。如果判定数据d0中存在错误，则控制电路110控制错误更正码电路130以校正数据d0。

控制电路110用以控制错误更正码电路110，以在具有第三更新速率的更新操作期间，判定数据d2中是否存在错误。在一些实施例中，控制电路110根据数据d2和错误更正码e2以判断数据d2是否存在错误。也就是说，在具有第三更新速率的更新操作期间，错误更正码电路130可以从存储器阵列120读取数据d2，并且从储存单元140读取错误更正码e2，接着，错误更正码电路130判定数据d2中是否存在错误，根据数据d2和错误更正码e2，如果判定数据d2中存在错误，则控制电路110控制错误更正码电路130以校正数据d2。

根据储存在弱错误更正码保护列中的数据产生的错误更正码储存在存储器阵列120中。根据储存在强错误更正码保护列中的数据产生的错误更正码储存在储存单元140中。例如，数据d0储存在弱错误更正码保护列r0中，而根据数据d0产生的错误更正码e0储存在存储器阵列120中。数据d2储存在强错误更正码保护列r2中，根据数据d2产生的错误更正码e2储存在储存单元140中。

在一些实施例中，第二更新速率和第三更新速率低于第一更新速率。也就是说，在产生错误更正码并将数据和错误更正码储存到存储器阵列120之后，存储器阵列120可以以较低的更新速率更新。

在一些实施例中，第三更新速率低于第二更新速率。由于强错误更正码保护列使用更多比特以保护数据，而弱错误更正码保护列使用较少比特以保护数据，所以强错误更正码保护列比弱错误更正码保护列允许更多的错误比特，强错误更正码保护列的更新速率低于弱保护列的更新速率。

应该注意的是，错误的存在表示第二更新速率及/或第三更新速率太低而不能保持数据的准确性。在一些实施例中，控制电路110还用以在数据d0被校正之后增大第二更新速率，并且在数据d2被校正之后增大第三更新速率。例如，如果错误更正码电路130判定数据d0中存在错误，控制电路110可以增大第二更新速率，其是更新弱错误更正码保护列的更新速率。如果错误更正码电路130判定数据d2中存在错误，控制电路110可以增大第三更新速率，其是更新强错误更正码保护列的更新速率。在一些实施例中，即使第二更新速率及/或第三更新速率增大，增大的第二更新速率及/或增大的第三更新速率也低于第一更新速率。

在一些实施例中，如果于储存在弱错误更正码保护列中的数据中存在错误，控制电路110还用以控制错误更正码电路130以判断数据的第一错误比特的数量是否大于第一阈值，如果第一错误比特的数量大于第一阈值，控制电路110还用以增大第二更新速率。

例如，如果数据d0中存在错误，控制电路110判定数据d0的错误比特的数量是否大于第一阈值，且如果数据d0的错误比特的数量大于第一阈值时，控制电路110增大第二更新速率。

在一些实施例中，如果在强错误更正码保护列中储存的数据中存在错误，控制电路110还用以控制错误更正码电路130以判定数据的第二错误比特的数量大于第二阈值，且如果第二错误比特的数量大于第二阈值，控制电路110还用以增大第三更新速率。

例如，如果数据d2中存在错误，控制电路110判定数据d2的错误比特的数量是否大于第二阈值，并且如果数据d2的错误比特的数量大于第二阈值，控制电路110提高第三更新速率。

在一些实施例中，储存单元140用以储存错误表。例如，控制电路110控制错误更正码电路130以在数据d0被校正之后将存储器列r0的地址记录在错误表中。结果，发生数据错误的存储器列的地址被记录在错误表中以用于识别较可能导致错误比特的存储器列。

在一些实施例中，在错误更正码电路130校正数据d0至d3之后，控制电路110还用以控制错误更正码电路130以将校正的数据写回到存储器阵列120中。例如，如果数据d0被校正时，控制电路110控制错误更正码电路130以将校正数据d0写回到存储器列r0。如果数据d2被校正，控制电路110控制错误更正码电路130以将校正数据d2写回到存储器列r2。

图2是根据本发明的一些实施例所绘示的一种存储器200的示意图。在一些实施例中，储存在弱错误更正码保护列中的数据的错误更正码是根据数据的一部分产生。例如，请参阅图2，数据部分d01是数据d0的第一部分，并且错误更正码e01是根据数据部分d01产生。数据部分d02是数据d0的第二部分，并且错误更正码e02是根据数据部分d02产生。数据d01和错误更正码e01储存在同一列r0中。数据d02和错误更正码e02储存在同一列r0中。

类似地，数据部分d11是数据d1的第一部分，并且错误更正码e11是根据数据部分d11产生。数据部分d12是数据d1的第二部分，并且错误更正码e12是根据数据部分d12产生。数据d11和错误更正码e11被储存在同一列r1中。数据d12和错误更正码e12被储存在同一列r1中。

在一些实施例中，例如，控制电路110根据数据d01和错误更正码e01判定数据d0中是否存在错误。也就是说，在具有第二更新速率的更新操作期间，错误更正码电路130可以从存储器阵列120读取数据d01和错误更正码e01，接着，错误更正码电路130根据数据d0中是否存在错误来判断是否存在错误到数据d01和错误更正码e01。如果判定在数据d01中存在错误，控制电路110控制错误更正码电路130以校正数据d01。

参考图3。图3是根据本发明的一些实施例所绘示的一种存储器装置100/200之操作方法300的流程示意图。操作方法300包含以下步骤：

s310：在具有第一更新速率的更新操作期间，依据第一数据产生第一错误更正码，且第一数据储存于存储器阵列的第一存储器列中，第一错误更正码储存于存储器阵列中；

s320：在具有第一更新速率的更新操作期间，依据第二数据产生第二错误更正码，且第二数据储存于存储器阵列的第二存储器列中，第二错误更正码储存于储存单元中；

s330：以第二更新速率对第一存储器列进行更新操作；

s340：以第三更新速率对第二存储器列进行更新操作；

s350：判断第一数据及/或第二数据是否存在错误；以及

s360：校正第一数据及/或第二数据。

为了便于解释和理解，请参阅图1、图2以及图3。上述步骤为仅供例示，额外的步骤均在本发明内容所保护的范围内。

在步骤s310中，在具有第一更新速率的更新操作期间，依据第一数据产生第一错误更正码，且第一数据储存于存储器阵列的第一存储器列中，第一错误更正码储存于存储器阵列中。在一些实施例中，控制电路110控制错误更正码电路130执行步骤s310。举例而言，控制电路110在具有第一更新频率的更新操作期间，控制错误更正码电路130依据数据d0产生错误更正码e0。控制电路110控制错误更正码电路130将数据d0和错误更正码e0储存在存储器阵列120的存储器列r0中。

在步骤s320中，在具有第一更新速率的更新操作期间，依据第二数据产生第二错误更正码，且第二数据储存于存储器阵列的第二存储器列中，第二错误更正码储存于储存单元中。在一些实施例中，控制电路110控制错误更正码电路130执行步骤s320。举例而言，控制电路110在具有第一更新频率的更新操作期间，控制错误更正码电路130依据数据d2以产生错误更正码e2。控制电路110控制错误更正码电路130将数据d2储存在存储器阵列120的存储器列r2中。控制电路110控制错误更正码电路130将错误更正码e2储存在储存单元140中。

第二错误更正码的校正能力高于第一错误更正码的校正能力，并且第二错误更正码能够比第一错误更正码校正更多的错误比特。也就是说，强错误更正码保护列中储存的数据的第二错误更正码的校正能力高于弱错误更正码保护列中储存的数据的第一错误更正码的校正能力，且储存在强错误更正码保护列中的数据的第二错误更正码可以比储存在强错误更正码保护列中的数据的第一错误更正码校正更多的错误比特。

例如，数据d0被储存在弱错误更正码保护列中，且数据d2被储存在强错误更正码保护列中。根据数据d0产生的错误更正码e0的校正能力低于根据数据d2产生的错误更正码e2的校正能力。也就是说，错误更正码e2可以比错误更正码e0校正更多的错误比特。

在步骤s330中，以第二更新速率对第一存储器列进行更新操作。在一些实施例中，控制电路110执行步骤s330。例如，控制电路110以第二更新速率对作为弱错误更正码保护列的存储器列r0和存储器列r1执行更新操作。第二更新速率低于第一更新速率。

在步骤s340中，以第三更新速率对第二存储器列进行更新操作。在一些实施例中，控制电路110执行步骤s340。例如，控制电路110以第三更新速率对作为强错误更正码保护列的存储器列r2和存储器列r3执行更新操作。第三更新速率低于第二更新速率。

在步骤s350中，判断第一数据及/或第二数据是否存在错误。在一些实施例中，控制电路110控制错误更正码电路130以执行步骤s350。

在一些实施例中，控制电路110控制错误更正码电路130以判定在以第二更新速率更新存储器阵列120的期间数据d0至d1中是否存在错误。例如，如图1所示，控制电路110控制错误更正码电路130从存储器列r0读取数据d0和错误更正码e0，并且控制错误更正码电路130以在以第二更新速率更新存储器阵列120期间，判断数据d0中是否存在错误。在一些实施例中，如图2所示，控制电路110控制错误更正码电路130从存储器列r0读取数据d0的数据部分d01和错误更正码e01，并控制错误更正码电路130以在以第二更新速率更新存储器阵列120期间，判断数据d0的数据部分d01中是否存在错误。

在一些实施例中，控制电路110控制错误更正码电路130以在以第三更新速率更新存储器阵列120期间，判定数据d2至d3中是否存在错误。例如，如图1所示，控制电路110控制错误更正码电路130从存储器列r2读取数据d2，并从储存单元140读取错误更正码e2，并且控制电路110控制错误更正码电路130以在以第三更新速率更新存储器阵列120期间，判断是否有错误存在于数据d2中。

如果在步骤s350中，判定第一数据及/或第二数据中存在错误，执行步骤s360。如果在步骤s350中，判定第一数据及/或第二数据中不存在错误，再次执行步骤s350。

在步骤s360中，校正第一数据及/或第二数据。在一些实施例中，控制电路110控制错误更正码电路130执行步骤s360。例如，如果数据d0中存在错误，控制电路110控制错误更正码电路130以校正数据d0。例如，如果数据d2中存在错误，控制电路110控制错误更正码电路130以校正数据d2。

反之，如果在第一数据中不存在错误，在步骤s350中，控制电路110控制错误更正码电路130以判断在以第二更新速率更新存储器阵列120期间，第一数据中是否存在错误。如果在第二数据中不存在错误，在步骤s350中，控制电路110控制错误更正码电路130以判定在以第三更新速率更新存储器阵列120期间，第二数据中是否存在错误。

在一些实施例中，步骤s360还包含：将校正的第一数据和第一错误更正码写回至存储器阵列中。例如，控制电路110控制错误更正码电路130将校正数据d0和错误更正码e0写回至存储器列r0中。

在一些实施例中，步骤s360还包含：将校正的第二数据写回至存储器阵列，并将第二错误更正码写回至储存单元。例如，控制电路110控制错误更正码电路130以将校正数据d2写回至存储器列r2，并且控制电路110控制错误更正码电路130将错误更正码e2写回至储存单元140。

在一些实施例中，储存单元140储存错误表。在一些实施例中，步骤s360还包含：在数据被校正之后，在错误表中记录存储器列的地址。例如，控制电路110控制错误更正码电路130在数据d0被校正之后将存储器列r0的地址记录在错误表中。因此，发生数据错误的存储器列的地址被记录在用于识别弱存储器列的错误表中。

在一些实施例中，步骤s360还包含：如果第一数据被校正，则增大第二更新速率，如果第二数据被校正，则增大第三更新速率。增大的第二更新速率和增大的第三更新速率低于第一更新速率。

在一些实施例中，步骤s360还包含：如果在第一数据(例如，数据d0)中存在错误，控制电路110控制错误更正码电路130以判定第一错误比特的数量是否大于第一阈值(可以根据实际需求判定)。如果第一错误比特的数量大于第一阈值，则控制电路110在第一数据(例如数据d0)被校正之后增大第二更新速率。

在一些实施例中，步骤s360还包含：如果在第二数据(例如，数据d02)中存在错误，则控制电路110控制错误更正码电路130以判定第二错误比特的数量是否大于第二阈值(可以根据实际需求判定)。如果第二错误比特的数量大于第二阈值，在第二数据(例如，数据d2)被校正之后，控制电路110增大第三更新速率。

因此，利用错误比特的数量的阈值，当存储器装置100(或200)操作于省电模式下且更新速率低于第一更新速率时，存储器装置100(或200)的功耗降低，且数据d0至d3的准确性被灵活地调整。

总之，控制电路110将第一更新速率降低到第二更新速率及/或第三更新速率，从而有效地降低存储器件100/200的功耗。此外，存储器装置100/200的存储器阵列120被划分成弱错误更正码保护列和强错误更正码保护列，且强错误更正码保护列的更新速率可以低于弱错误更正码保护列的更新速率，也就是说，第三更新速率低于第二更新速率，第二更新速率低于第一更新速率，从而有效降低了存储器装置的功耗。

此外，控制电路110控制错误更正码电路130，以在以第二更新速率更新存储器阵列120的期间，判定在数据d0至d3中是否存在错误，并且控制错误更正码电路130校正数据从而提高数据d0至d3的准确性。

上述提到的存储器装置100/200仅用于例示说明，本发明不限于此。

另外，上述例示包含依序的示范步骤，但这些步骤不必依所显示的顺序被执行。以不同顺序执行这些步骤皆在本发明内容的考量范围内。在本发明内容的实施例的精神与范围内，可视情况增大、取代、变更顺序及/或省略这些步骤。

虽然本发明已以实施方式揭示如上，然其并非用以限定本发明，任何所属领域的一般技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。