时钟树合成方法与流程

本发明是关于时钟树(clocktree)，尤其是关于时钟树合成方法。

背景技术：

时钟树常见于现今的集成电路中，图1为习知电路布局的示意图，其中包含两个时钟树──时钟树112及时钟树122。时钟树112由多个时钟单元(clockcell)115构成，时钟树122由多个时钟单元125构成。一个时钟单元例如是一个反相器或是一个缓冲器(buffer)。时钟树112电连接锁相回路110，锁相回路110通过时钟树112将时钟提供给暂存器132及暂存器134。时钟树122电连接锁相回路120，锁相回路120通过时钟树122将时钟提供给暂存器136及暂存器138。逻辑电路140耦接于暂存器132及暂存器134之间，并且在两者之间形成数据路径。电路中还包含模拟电路150、记忆体160及输出/输入电路170等元件。为了简洁起见，图1中没有绘示模拟电路150、记忆体160及输出/输入电路170与其他元件之间的绕线。

时钟树合成之前包括版面规划(floorplan)及放置最佳化(placementoptimization)的步骤。版面规划指的是安排各元件的位置。放置最佳化指的是数据路径最佳化。因为随着制程的进步，多晶体(polycrystal)的宽度愈来愈小，所以当驱动力(drivingstrength)强的时钟单元聚集时可能会有电迁移(electro-migration)效应。再者，因为当晶片速度愈来愈快，亦即切换速率(togglerate)愈高时，时钟单元会有更高的功耗，所以在电路设计上还需要考虑供电电压下降(irdrop)的问题。鉴于以上的考量，在安排时钟单元时会避免时钟单元过于接近，以降低电路无法通过电迁移测试及供电电压下降测试的机率。然而，即使在版面规划时已在时钟单元之间预留适当的间隔，但对应于该些间隔的参数，例如时钟单元间隔(clockcellspacing)，对物理实作工具(physicalimplementationtool)而言并非强制性的，换言之，该些参数为软性约束(softconstraint)而非硬性约束(hardconstraint)，所以在时钟树合成后该些间隔可能变得过小，造成电路无法通过测试。

因此，有必要提出一种时钟树的合成方法，以确保在时钟树合成后时钟单元之间或时钟单元与其他元件之间有足够的间隔。

技术实现要素：

鉴于先前技术的不足，本发明的一目的在于提供一种时钟树合成方法，以提高电路通过电迁移测试及供电电压下降测试的机率。

本发明公开一种时钟树合成方法，包含：选取一时钟单元；为该时钟单元设定一保留余量；执行时钟树合成以生成该时钟单元及紧邻该时钟单元的一保留空间，其中该保留空间的大小对应该保留余量；在该保留空间中设置一去耦合电容充填单元，其中该去耦合电容充填单元的面积和/或电容值与该保留余量有关；以及固定该时钟单元的属性及该去耦合电容充填单元的属性。

本发明另公开一种时钟树合成方法，包含：决定一时钟单元的一驱动力；根据该驱动力决定对应该时钟单元的一保留空间；生成该时钟单元及该保留空间，其中该保留空间与该时钟单元相邻；在该保留空间中设置一去耦合电容充填单元，其中该去耦合电容充填单元的面积和/或电容值与该驱动力有关；以及固定该时钟单元的属性及该去耦合电容充填单元的属性。

本发明的时钟树合成方法能够确保在时钟树合成后(亦即时钟单元形成后)时钟单元与另一时钟单元之间或时钟单元与其他元件之间有足够的间隔空间。相较于传统技术，利用本发明的时钟树合成方法所形成的时钟树不易遭遇电迁移及供电电压下降等问题，因此可以更容易通过测试，亦可提升电路的寿命及稳定性。

有关本发明的特征、实作与功效，兹配合图式作实施例详细说明如下。

附图说明

[图1]为习知电路布局的示意图；

[图2]为本发明时钟树合成方法的一实施例的流程图；

[图3]为伴随有保留空间的时钟单元的俯视图；

[图4]为时钟单元及与其相邻的去耦合电容的示意图；

[图5]为图2的步骤s240的详细流程；以及

[图6]为本发明时钟树合成方法的另一实施例的流程图。

具体实施方式

以下说明内容的技术用语系参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释以本说明书的说明或定义为准。

本发明的时钟树合成方法的部分或全部流程可以是软体和/或韧体的形式，在不影响该方法发明的充分公开及可实施性的前提下，以下方法发明的说明将着重于步骤内容而非硬体。

图2是本发明时钟树合成方法的一实施例的流程图。版面规划的步骤(步骤s210)包含从时钟单元库(clockcelllibrary)中选取时钟单元。此步骤决定时钟单元的驱动力，换句话说，此步骤依据所需的驱动力选择时钟单元。然而为了通过电迁移测试及供电电压下降测试，通常此步骤不会选择驱动力最强的时钟单元。步骤s210完成后，本方法先进行放置最佳化(步骤s215)，然后设定时钟单元的保留余量(keep-outmargin)(步骤s220)。步骤s220可以藉由在物理实作工具上以指令set_keepout_margin或具有相同功能的指令来进行设定。对物理实作工具而言，此保留余量是硬性约束，而此保留余量指示与该时钟单元相邻的一保留空间的大小。举例来说，保留余量可以指示该保留空间的面积、边长或周长。此保留余量与时钟单元的驱动力有关。在一些实施例中，当时钟单元的驱动力愈强，保留余量就愈大，当时钟单元的驱动力愈弱，保留余量就愈小。一般来说，时钟单元的驱动力愈大时钟单元的面积就愈大，所以保留空间的面积可以是与时钟单元的面积成正比，也就是说保留余量也可以根据时钟单元的尺寸进行设定。愈大的保留空间能容量愈大的去耦合电容。

接下来，根据所选择的时钟单元及所设定的保留余量执行时钟树合成，以生成该时钟单元及该保留空间(步骤s230)。图3为伴随有保留空间的时钟单元的俯视图。保留空间315与时钟单元310相邻。图3的范例系将时钟单元310近似为一个四边形的元件，但时钟单元310亦有可能近似其他多边形，且保留空间315可以设置于时钟单元310的任一边上。凡是在步骤s220被设定有保留余量的时钟单元，在步骤s230完成后，该些时钟单元皆伴随着保留空间。因为保留余量被物理实作工具视为硬性约束，所以当时钟树合成的步骤被执行时，物理实作工具即会认为设定有保留余量的时钟单元需要占用比较大的空间。

接下来为设有保留余量的时钟单元设置去耦合电容充填单元(decouplingcapacitorfillercell)，亦即在保留空间315中设置去耦合电容(步骤s240)。去耦合电容的面积和/或电容值与保留空间315有关(亦即与保留余量有关)。在一些实施例中，保留余量或保留空间愈大，去耦合电容的面积及电容值就愈大。换句话说，去耦合电容也可以根据时钟单元的驱动力或尺寸进行选择。

步骤s240完成后，时钟单元与去耦合电容电性连接。图4显示时钟单元及与其相邻的去耦合电容的示意图。在电性上，去耦合电容415与时钟单元410并联(符号in为时钟单元410的输入端，符号out为时钟单元410的输出端)。去耦合电容415可以减轻电压源vdd的动态下降(dynamicdrop)，因此可以减轻供电电压下降的效应。接下来进行绕线以适当地连接电路上的元件(步骤s250)，最后进行绕线后的最佳化(步骤s260)及填入充填单元(fillercell)(步骤s270)。步骤s250～s270为习知的步骤，其细节不再赘述。然而，与习知不同的是，习知的时钟树合成方法在步骤s250～s270的前尚未有去耦合电容充填单元形成于电路中(亦即时钟单元尚未与去耦合电容并联)，而本发明在执行步骤s250～270时，已有去耦合电容充填单元形成于电路中(于步骤s240形成)。

图5为步骤s240的详细流程。在时钟树合成完毕后且保留余量尚未移除之前，在电路中填入多个充填单元(步骤s510)。充填单元为包含多晶体但不包含金属的结构。步骤s510结束后，电路上除了元件(包含但不限于锁相回路、暂存器、逻辑电路、模拟电路、记忆体、输出/输入电路)、时钟单元及保留空间以外的部分被填入充填单元。接者移除保留余量(步骤s520)。步骤s520在物理实作工具上对应的指令为remove_keepout_margin(或具有相同功能的指令)。步骤s520完成后，对物理实作工具而言电路上的保留空间便不再被占用，亦即物理实作工具认为保留空间未设置任何元件。接着，在保留空间填入去耦合电容充填单元(步骤s530)。步骤s530完成后，原先设有保留余量的时钟单元(亦即与保留空间相邻的时钟单元)便与去耦合电容并联(如图4所示)。最后移除充填单元(步骤s540)，然后固定时钟单元的属性及去耦合电容充填单元的属性(步骤s550)。步骤s550可以使时钟单元及去耦合电容充填单元的位置不会在之后的步骤中改变。步骤s550所指的属性例如包含时钟单元及去耦合电容充填单元的位置信息。

图6是本发明时钟树合成方法的另一实施例的流程图。首先决定时钟单元的驱动力(步骤s610)，亦即根据需求(例如时钟树的大小、时钟单元的位置等因素)选择适当的时钟单元。然后根据驱动力决定对应时钟单元的保留空间(步骤s620)，也就是说保留空间的大小与时钟单元的驱动力和/或面积有关。接着生成时钟单元及保留空间，其中保留空间与时钟单元相邻(如图3所示)(步骤s630)。接下来在保留空间中设置去耦合电容充填单元，其中去耦合电容充填单元的面积和/或电容值与时钟单元的驱动力和/或面积有关(步骤s640)。步骤s640的详细流程如图5所示。步骤s640完成后便执行步骤s250～s270。

在一些实施例中，图3的时钟单元310与保留空间315彼此紧密相邻，两者之间无法再填入充填单元。

本发明可以使物理实作工具在时钟树合成时同时考量填入去耦合电容充填单元后对电路的时钟延迟(clocklatency)及时钟偏移(clockskew)所造成的影响，使得时钟树合成完成时的结果能与填入去耦合电容充填单元后的结果一致。藉由在时钟树合成的步骤前设定保留余量(亦即预留保留空间)，并且在绕线前即设置去耦合电容充填单元且固定去耦合电容充填单元及时钟单元的属性，本发明可以利用去耦合电容确保时钟单元与其他时钟单元或元件之间具有一定的间隔，使时钟单元的分布更为平均。再者，因为去耦合电容充填单元本身的电容具有减轻供电电压下降的功效，所以本发明可以有效降低时钟单元所在区域的电迁移和/或供电电压下降的效应。

由于本技术领域具有通常知识者可藉由本申请的装置发明的公开内容来了解本申请的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的公开要求及可实施性的前提下，重复的说明在此予以节略。请注意，前揭图示中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，系供本技术领域具有通常知识者了解本发明的用，非用以限制本发明。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言的，本发明的专利保护范围须视本说明书的权利要求所界定者为准。

【符号说明】

110、120锁相回路

112、122时钟树

115、125、310、410时钟单元

132、134、136、138暂存器

140逻辑电路

150模拟电路

160记忆体

170输出/输入电路

315保留空间

415去耦合电容

s210～s270、s510～s550、s610～s640步骤