多数决处理装置、半导体存储装置和信息数据的多数决方法与流程

本发明涉及利用多数决取得最可靠的信息数据的多数决装置、包括多数决电路的半导体存储装置和信息数据的多数决方法。

背景技术：

已知利用多数决来提高写入的信息数据的可靠性的半导体存储器（例如，参照专利文献1）。

专利文献1所记载的半导体存储器当接收成为写入对象的信息数据片时将与该信息数据片相同的信息数据片分别写入到每一个具有独立的8位的输入输出端口的3个存储器单元阵列。然后，在数据读出时，作为最终的输出数据输出通过取得从3个存储器单元阵列同时读出的、分别具有8位的3个信息数据片的多数决而得到的信息数据片。

现有技术文献

专利文献

专利文献1：日本特开平3-57048号公报。

发明要解决的课题

在专利文献1所记载的半导体存储器中，为了进行上述的多数决处理，需要每一个具有独立的输入输出端口的3个存储器单元阵列，因此，存在装置整体的电路规模变大这样的问题。

再有，为了仅使用1个存储器单元阵列来取得读出的信息数据片的多数决，例如将1个信息数据片写入到3处地址，在读出时，从该3处地址依次读出信息数据，取得读出的3个信息数据片的多数决。

因此，为了仅通过1个存储器单元阵列进行上述那样的多数决，需要在多数决电路的前级在从1个存储器单元阵列依次读出的信息数据片齐备3个之前保持该3个信息数据片的3个数据锁存器。然而，这3个数据锁存器各自的电路规模与信息数据片的位数成比例地变大，因此，招致装置整体的规模的增大。

技术实现要素：

因此，本发明的目的在于提供能够抑制装置规模的增大并且对信息数据片施行多数决处理的多数决处理装置、半导体存储装置和信息数据的多数决方法。

用于解决课题的方案

本发明的多数决处理装置是，一种多数决处理装置，对由r位构成的信息数据片的各位施行多数决处理，其中，r为2以上的整数，所述多数决处理装置具有：存储器，包括多个组的、由与所述r位的各位分别对应的担负存储的r个存储元件构成的存储元件组来作为地址的单位；存储器接入部，按所述信息数据片的各位的每一个将该1位分别写入到与1个所述地址对应的所述存储元件组内的k个所述存储元件，读出被写入到与所述1个地址对应的所述k个所述存储元件的、所述k个位，其中，k为3以上的奇数；以及多数决部，取得通过所述存储器接入部而从所述存储器读出的所述k个位的多数决。

此外，本发明的半导体存储装置是，一种半导体存储装置，具有存储器单元阵列，所述存储器单元阵列包括多个组的、由与r位的各位分别对应的担负存储的r个存储器单元构成的存储元件组来作为地址的单位，其中，r为2以上的整数，所述半导体存储装置具有：存储器接入部，按所述信息数据片的各位的每一个将该1位分别写入到与1个所述地址对应的所述存储元件组内的k个所述存储器单元，读出被写入到与所述1个地址对应的k个所述存储器单元的、所述k个位，其中，k为3以上的奇数；以及多数决部，取得通过所述存储器接入部而从所述存储器单元阵列读出的所述k个位的多数决。

此外，本发明的信息数据的多数决方法是，一种信息数据的多数决方法，向存储器的k处分别写入r位的信息数据片，按照从所述k处读出的k个信息数据片的同一位位数彼此取得多数决，所述存储器包括多个组的、由与r位的各位分别对应的担负存储的r个存储元件构成的存储元件组来作为地址的单位，其中，r为2以上的整数，k为3以上的奇数，所述多数决方法的特征在于，按所述信息数据片的各位的每一个将该1位分别写入到与1个地址对应的所述存储元件组内的k个存储元件，同时读出被写入到与所述1个地址对应的k个所述存储元件的、所述k个位，取得读出的所述k个位的多数决。

发明效果

在本发明中，向存储器的k处分别写入r位的信息数据片，在从该k处读出信息数据片而按各位的每一个取得多数决时，进行以下的处理，所述存储器包括多个组的、由与r位的各位分别对应的担负存储的r个存储元件构成的存储元件组来作为地址的单位。

首先，按信息数据片的各位的每一个将该1位分别写入到与1个地址对应的k个存储元件。然后，读出被写入到与该1个地址对应的k个存储元件的k个位，取得读出的k个位的多数决。

由此，通过针对单一的存储器的1次的量的读出接入，按同一位位数的每一个同时读出成为多数决对象的k个读出数据片的各位，因此，能够根据这些读出的k个位直接进行多数决。

因此，根据本发明，不需要在进行多数决的电路的前级设置数据锁存器，因此，能够抑制装置规模的增大，对信息数据片施行多数决处理。

附图说明

图1是示出半导体存储装置200的概略结构的框图。

图2是表示列解码器（columndecoder）104和数据输入输出部105的内部结构的一个例子的框图。

图3是表示在通常模式时的信息数据din（d0~d2）的写入和读出工作的一个例子的时间图。

图4是表示在多数决模式时的信息数据din（d0~d2）的写入和读出工作的一个例子的时间图。

图5是表示列解码器104和数据输入输出部105的内部结构的另一个例子的框图。

图6是表示在多数决模式时的信息数据din（d0~d2）的写入和读出工作的另一个例子的时间图。

具体实施方式

【实施例1】

图1是示出作为本发明的多数决处理装置的半导体存储装置200的概略结构的框图。

半导体存储装置200具有存储器单元阵列101、控制部102、行解码器（rowdecoder）103、列解码器104和数据输入输出部105。

存储器单元阵列101包括位线b0~bm（m为2以上的整数）和与这些位线b0~bm交叉排列的字线w0~wn（n为2以上的整数）。进而，在各位线b与字线w的各交叉部配置有与位线b和字线w连接的存储器单元mc。

各存储器单元mc根据经由与自身连接的字线w施加的选择电压和经由与自身连接的位线b施加的写入电压来写入与该写入电压对应的数据位。此外，各存储器单元mc根据施加到与自身连接的字线w的选择电压和施加到与自身连接的位线b的读出电压来使与写入到自身的数据位对应的电流在位线b中流动。

控制部102从半导体存储装置200的外部接收表示写入指令或读出指令等的存储器接入信号mac和地址ad。进而，控制部102从半导体存储装置200的外部接收对多数决模式和通常模式之中的一个进行指定的工作模式信号mod。

控制部102基于地址ad来生成选择字线w0~wn之中的一个的字线选择信号，将其向行解码器103供给。

此外，控制部102在存储器接入信号mac表示读出指令的情况下将读出指令信号rc向数据输入输出部105供给，在该存储器接入信号mac表示写入指令的情况下将写入指令信号wc向数据输入输出部105供给。

进而，控制部102基于地址ad来生成在位线b0~bm之中对成为写入接入的对象的多个位线进行指定的地址sa和对成为读出接入对象的多个位线b进行指定的地址sb，并将它们向列解码器104供给。

再有，控制部102在工作模式信号mod表示多数决模式的情况下，在1次的写入或读出接入中，生成其值随着时间经过而阶段性地变化的地址sa和sb。

行解码器103基于从控制部102供给的字线选择信号来向存储器单元阵列101所包括的字线w0~wn之中的1个字线w施加选择电压。

列解码器104将在位线b0~bm之中由上述地址sa和sb指定的多个位线b选择为成为接入对象的位线组。再有，选择为成为接入对象的位线组的多个位线b的数量是与数据输入输出部105连接的数据位线d0~d20的数量即21个。列解码器104将在位线b0~bm之中成为接入对象的21个位线b分别连接于数据位线d0~d20。

数据输入输出部105从半导体存储装置200的外部接收工作模式信号mod和由第0~第20位构成的信息数据din［20：0］，并且从控制部102接收读出指令信号rc或写入指令信号wc。

数据输入输出部105当在工作模式信号mod表示通常模式的情况下接收写入指令信号wc时，按信息数据din的各位的每一个生成具有与该位的逻辑电平对应的电压值的写入电压。即，数据输入输出部105生成与信息数据din的第0~第20位分别对应的第0~第20写入电压。数据输入输出部将生成的第0~第20写入电压分别施加到数据位线d0~d20。由此，将该第0~第20写入电压分别经由数据位线d0~d20施加到在存储器单元阵列101所包括的位线b0~bm之中选择为接入对象的21个位线b。

当在工作模式信号mod表示通常模式的情况下接收读出指令信号rc时，数据输入输出部105首先经由数据位线d0~d20向在位线b0~bm之中选择为读出接入对象的21个位线b施加读出用的电压。在此，数据输入输出部105经由数据位线d0~d20个别地检测在各位线b中流动的电流或各位线b的电压。数据输入输出部105基于检测出的电流或电压来按各位的每一个判定作为读出数据的第0~第20位各自的逻辑电平是“1”还是“0”。然后，数据输入输出部105输出由每一个具有根据上述的判定结果示出的逻辑电平的第0~第20位构成的、读出数据dot［20：0］。

当在工作模式信号mod表示多数决模式的情况下接收写入指令信号wc时，数据输入输出部105按信息数据din的各位的每一个生成具有与该位的逻辑电平对应的电压值的写入电压。即，数据输入输出部105生成与信息数据din的第0~第20位分别对应的第0~第20写入电压。然后，数据输入输出部105将第0~第20写入电压划分为每一个由3个写入电压构成的写入电压组，按每个写入电压组一个一个地依次选择该写入电压组所包括的写入电压。此时，数据输入输出部105将按每个写入电压组选择的写入电压同时施加到数据位线d0~d20之中的3个数据位线d。

此外，当在工作模式信号mod表示多数决模式的情况下接收读出指令信号时，数据输入输出部105执行以下的读出处理。

即，数据输入输出部105首先经由数据位线d0~d20向在位线b0~bm之中选择为读出接入对象的21个位线b施加读出用的电压。在此，数据输入输出部105经由数据位线d0~d20个别地检测在各位线b中流动的电流或各位线b的电压。数据输入输出部105基于检测出的电流或电压来按各位的每一个判定作为读出数据的第0~第20位各自的逻辑电平是“1”还是“0”。接着，数据输入输出部105取得作为由上述的3个数据位线d分别读出的读出数据的3个位的多数决，将其多数决结果取得为1位的量的读出数据。然后，每当成为读出接入对象的多个位线b发生变化时，数据输入输出部105执行上述的读出处理。通过这样的一系列的处理，数据输入输出部105输出由通过按各位的每一个进行的多数决而得到的第0~第20位构成的、读出数据mdot［20：0］。

图2是表示为了进行上述那样的多数决处理而在列解码器104和数据输入输出部105的内部设置的结构的一个例子的框图。

列解码器104和数据输入输出部105具有数据变换部dcv、地址控制部acn、多数决部mv和与数据位线d0~d20分别对应地设置的存储器接入块bk0~bk20。

再有，在图2中，从存储器接入块bk0~bk20之中摘录与数据位线d0~d2分别对应地设置的存储器接入块bk0~bk2来表示其内部的结构。此外，实际上，按每3个存储器接入块bk设置1个多数决部mv，但是，在图2中，仅摘录并记述了与存储器接入块bk0~bk2对应的1个多数决部mv。也就是说，在列解码器104和数据输入输出部105内，针对21个存储器接入块bk而设置有7个图2所示的多数决部mv。

如图2所示那样，各存储器接入块bk只要成为连接目的地的数据位线d和位线b不同则包括相同的内部结构即锁存器10、选择器30、60、以及读出放大器（senseamplifier）70。此外，在图2中，为了表示各存储器接入块bk与位线b的连接方式，从存储器单元阵列101内摘录与1个字线w0连接的存储器单元mc组和位线b组来以包括在各存储器接入块bk内的方式进行记述。

再有，在图2所示的一个例子中，假设84个存储器单元mc0~mc83被连接于1个字线w0。在此，存储器单元mc0~mc83之中的mc0、mc4、mc8、…、mc80是与由地址ad表示的例如地址［0000］对应的存储元件组。此外，存储器单元mc0~mc83之中的mc1、mc5、mc9、…、mc81是与由地址ad表示的例如地址［0001］对应的存储元件组。此外，存储器单元mc0~mc83之中的mc2、mc6、mc10、…、mc82是与由地址ad表示的例如地址［0002］对应的存储元件组。此外，存储器单元mc0~mc83之中的mc3、mc7、mc11、…、mc83是与由地址ad表示的例如地址［0003］对应的存储元件组。

在以下，对存储器接入块bk0~bk2各自的锁存器10、选择器30、60和读出放大器70的工作进行说明。

bk0的选择器30基于从地址控制部acn供给的位线选择信号a［3：0］来从存储器单元阵列101的位线b0~b3之中选择1个，将选择的位线与数据位线d0电连接。bk0的选择器60基于从地址控制部acn供给的位线选择信号b［3：0］来从位线b0~b3之中选择1个，将选择的位线与数据位线ll电连接。bk0的读出放大器70检测在数据位线ll中流动的电流或数据位线ll的电压，基于其电流值或电压值来判定由该数据位线ll读出的数据位是逻辑电平0或者逻辑电平1。然后，读出放大器70将具有根据其判定结果示出的逻辑电平的数据位作为数据位r0向锁存器10和多数决部mv供给。bk0的锁存器10保持数据位r0，将其作为表示读出数据的第0位的读出数据dot［0］输出。

bk1的选择器30基于位线选择信号a［3：0］来从存储器单元阵列101的位线b4~b7之中选择1个，将选择的位线与数据位线d1电连接。bk1的选择器60基于位线选择信号b［3：0］来从位线b4~b7之中选择1个，将选择的位线与数据位线ll电连接。bk1的读出放大器70检测在数据位线ll中流动的电流或数据位线ll的电压，基于其电流值或电压值来判定由该数据位线ll读出的数据位是逻辑电平0或者逻辑电平1。然后，读出放大器70将具有根据其判定结果示出的逻辑电平的数据位作为数据位r1向锁存器10和多数决部mv供给。bk1的锁存器10保持数据位r1，将其作为表示读出数据的第1位的读出数据dot［1］输出。

bk2的选择器30基于位线选择信号a［3：0］来从存储器单元阵列101的位线b8~b11之中选择1个，将选择的位线与数据位线d2电连接。bk2的选择器60基于位线选择信号b［3：0］来从位线b8~b11之中选择1个，将选择的位线与数据位线ll电连接。bk2的读出放大器70检测在数据位线ll中流动的电流或数据位线ll的电压，基于其电流值或电压值来判定由该数据位线ll读出的数据位是逻辑电平0或者逻辑电平1。然后，读出放大器70将具有根据其判定结果示出的逻辑电平的数据位作为数据位r2向锁存器10和多数决部mv供给。bk2的锁存器10保持数据位r2，将其作为表示读出数据的第2位的读出数据dot［2］输出。

多数决部mv包括多数决运算电路20、带使能端子的锁存器10a~10c。多数决运算电路20取得数据位r0~r2的多数决，生成具有作为该多数决的结果而得到的逻辑电平的数据位rd。多数决运算电路20将数据位rd向锁存器10a~10c供给。

锁存器10a在位线选择信号b［3：0］之中与地址［0000］对应的位线选择信号b［0］具有例如逻辑电平1的情况下导入数据位rd，遍及位线选择信号b［0］处于逻辑电平0的期间，保持导入的数据位rd的逻辑电平。锁存器10a将具有该保持的逻辑电平的数据位作为表示读出数据的第0位的读出数据mdot［0］输出。

锁存器10b在位线选择信号b［3：0］之中与地址［0001］对应的位线选择信号b［1］具有例如逻辑电平1的情况下导入数据位rd，遍及位线选择信号b［1］处于逻辑电平0的期间，保持导入的数据位rd的逻辑电平。锁存器10b将具有该保持的逻辑电平的数据位作为表示读出数据的第1位的读出数据mdot［1］输出。

锁存器10c在位线选择信号b［3：0］之中与地址［0002］对应的位线选择信号b［2］具有例如逻辑电平1的情况下导入数据位rd，遍及位线选择信号b［2］处于逻辑电平0的期间，保持导入的数据位rd的逻辑电平。锁存器10c将具有该保持的逻辑电平的数据位作为表示读出数据的第2位的读出数据mdot［2］输出。

数据变换部dcv接收工作模式信号mod、写入指令信号wc、读出指令信号rc和由第0~第20位构成的信息数据din。数据变换部dcv根据写入指令信号wc将信息数据din的各位变换为具有与该位的逻辑电平对应的电压值的写入电压，得到第0~第20写入电压。

在此，数据变换部dcv在工作模式信号mod表示通常模式的情况下将生成的第0~第20写入电压分别施加到数据位线d0~d20。

另一方面，在工作模式信号mod表示多数决模式的情况下，数据变换部dcv首先将第0~第20写入电压划分为每一个由3个写入电压构成的写入电压组，按每个写入电压组一个一个地依次选择该写入电压组所包括的写入电压。然后，数据输入输出部105将如上述那样按每个写入电压组选择的写入电压同时施加到数据位线d0~d20之中的3个数据位线d。

地址控制部acn接收读出指令信号rc、写入指令信号wc、工作模式信号mod、地址sa和sb。

地址控制部acn在工作模式信号mod表示通常模式的情况下生成将由地址sa示出的1个设定为逻辑电平1的状态并将其他全部设定为逻辑电平0的状态后的位线选择信号a［3：0］。进而，地址控制部acn生成将由地址sb示出的1个设定为逻辑电平1的状态并将其他全部设定为逻辑电平0的状态后的位线选择信号b［3：0］。在此，当接收写入指令信号wc时，地址控制部acn将位线选择信号a［3：0］向存储器接入块bk各自的选择器30供给。此外，当接收读出指令信号rc时，地址控制部acn将位线选择信号b［3：0］向存储器接入块bk各自的选择器60供给。

另一方面，在工作模式信号mod表示多数决模式的情况下，地址控制部acn进行以下的处理。

即，在接收到写入指令信号wc的情况下，地址控制部acn按位线选择信号a［0］、a［1］、a［2］、a［3］的顺序，生成仅a［3：0］之中的1个被设定为逻辑电平1的状态的位线选择信号a［3：0］。然后，地址控制部acn将这样的位线选择信号a［3：0］向存储器接入块bk各自的选择器30供给。在接收到读出指令信号rc的情况下，地址控制部acn按位线选择信号b［0］、b［1］、b［2］、b［3］的顺序，生成仅b［3：0］之中的1个被设定为逻辑电平1的状态的位线选择信号b［3：0］。然后，地址控制部acn将这样的位线选择信号b［3：0］向存储器接入块bk各自的选择器60供给，并且，将位线选择信号b［2：0］向多数决部mv供给。

在以下，仅摘录成为写入对象的信息数据din的第0~第21位之中的第0~第2位来说明由图2所示的存储器接入块bk0~bk2和多数决部mv进行的存储器接入（写入、读出）工作。再有，在以下的说明中，将信息数据din的第0位表示为位d0，将第1位表示为位d1，将第2位表示为位d2。

［通常模式］

图3是表示在工作模式信号mod示出通常模式的情况下将包括位d0~d2的信息数据din写入到与由地址ad表示的地址［0000］对应的存储器单元mc0、mc4和mc8并将其读出时的工作的时间图。

数据变换部dcv根据逻辑电平1的写入指令信号wc来生成与信息数据din的位d0~d2各自的逻辑电平对应的第0~第2写入电压，将每一个经由数据位线d0~d2向存储器接入块bk0~bk2供给。在此期间，地址控制部acn基于地址sa向存储器接入块bk0~bk2各自的选择器30供给将位线选择信号a［0］设定为逻辑电平1并将a［1］~a［2］全部设定为逻辑电平0后的位线选择信号a［3：0］。

由此，信息数据din的位d0被写入到存储器单元mc0，位d1被写入到存储器单元mc4，位d2被写入到存储器单元mc8。

之后，根据逻辑电平1的读出指令信号rc，地址控制部acn基于地址sb向存储器接入块bk0~bk2各自的选择器60供给将位线选择信号b［0］设定为逻辑电平1并将b［1］~b［3］全部设定为逻辑电平0后的位线选择信号b［3：0］。

由此，从存储器单元mc0读出表示位d0的数据位r0，将其作为读出数据dot［0］输出。此外，从存储器单元mc4读出表示位d1的数据位r1，将其作为读出数据dot［1］输出。进而，从存储器单元mc8读出表示位d2的数据位r2，将其作为读出数据dot［2］输出。

如上述那样，在通常模式下，根据写入指令信号wc，将信息数据din中的位d0~d2分别经由数据位线d0~d2个别地写入到与地址［0000］对应的3个存储器单元（mc0、mc4、mc11）。然后，根据读出指令信号rc从3个存储器单元读出写入的位d0~d2，将每一个作为读出数据dot［0］~dot［2］输出。

因此，在通常模式时，数据输入输出部105将包括读出数据dot［0］~dot［2］的读出数据dot［20：0］作为正式的读出数据输出。

［多数决模式］

图4是表示在工作模式信号mod示出多数决模式的情况下将由位d0~d2构成的信息数据din写入到与字线w0连接的存储器单元mc组并将其读出时的工作的时间图。

首先，控制部102将如图4所示那样具有逻辑电平1的连续的脉冲串的写入指令信号wc向地址控制部acn和数据变换部dcv供给。

数据变换部dcv在与写入指令信号wc的各脉冲的定时同步的定时如图4所示那样1位1位地导入包括位d0~d2的信息数据din。

在此，首先，数据变换部dcv生成与信息数据din的位d0的逻辑电平对应的第0写入电压，将其经由数据位线d0~d2同时供给到存储器接入块bk0~bk2的各个。地址控制部acn根据最初的逻辑电平1的写入指令信号wc，向存储器接入块bk0~bk2各自的选择器30供给如图4所示那样将与地址［0000］对应的位线选择信号a［0］设定为逻辑电平1并将a［1］~a［3］全部设定为逻辑电平0后的位线选择信号a［3：0］。

由此，信息数据din的位d0被写入到与地址［0000］对应的存储器单元mc0、mc4和mc8。

接着，数据变换部dcv生成与信息数据din的位d1的逻辑电平对应的第1写入电压，将其经由数据位线d0~d2同时供给到存储器接入块bk0~bk2的各个。地址控制部acn根据第2个逻辑电平1的写入指令信号wc，向存储器接入块bk0~bk2各自的选择器30供给如图4所示那样将与地址［0001］对应的位线选择信号a［1］设定为逻辑电平1并将a［0］、a［2］和a［3］全部设定为逻辑电平0后的位线选择信号a［3：0］。

由此，信息数据din的位d1被写入到与地址［0001］对应的存储器单元mc1、mc5和mc9。

接着，数据变换部dcv生成与信息数据din的位d2的逻辑电平对应的第2写入电压，将其经由数据位线d0~d2同时供给到存储器接入块bk0~bk2的各个。地址控制部acn根据第3个逻辑电平1的写入指令信号wc，向存储器接入块bk0~bk2各自的选择器30供给如图4所示那样将与地址［0002］对应的位线选择信号a［2］设定为逻辑电平1并将a［0］、a［1］和a［3］全部设定为逻辑电平0后的位线选择信号a［3：0］。

由此，信息数据din的位d2被写入到与地址［0002］对应的存储器单元mc2、mc6和mc10。

之后，控制部102如图4所示那样将具有逻辑电平1的连续的脉冲串的读出指令信号rc向地址控制部acn和数据变换部dcv供给。

地址控制部acn根据最初的逻辑电平1的读出指令信号rc，向存储器接入块bk0~bk2各自的选择器60供给如图4所示那样将与地址［0000］对应的位线选择信号b［0］设定为逻辑电平1并将b［1］~b［3］全部设定为逻辑电平0后的位线选择信号b［3：0］。

由此，从与地址［0000］对应的存储器单元mc0、mc4和mc8的各个如图4所示那样读出均表示位d0的数据位r0、r1和r2。多数决部mv的多数决运算电路20取得这些数据位r0、r1和r2的各个的逻辑电平的多数决，将其多数决结果作为表示位d0的数据位rd向锁存器10a~10c供给。此时，仅锁存器10a~10c之中的锁存器10a根据逻辑电平1的位线选择信号b［0］导入表示位d0的数据位rd，将其作为表示读出数据的第0位的读出数据mdot［0］输出。

接着，地址控制部acn根据第2个逻辑电平1的读出指令信号rc，向存储器接入块bk0~bk2各自的选择器60供给如图4所示那样将与地址［0001］对应的位线选择信号b［1］设定为逻辑电平1并将b［0］、b［2］和b［3］全部设定为逻辑电平0后的位线选择信号b［3：0］。

由此，从与地址［0001］对应的存储器单元mc1、mc5和mc9的各个如图4所示那样读出均表示位d1的数据位r0、r1和r2。多数决运算电路20取得这些数据位r0、r1和r2的各个的逻辑电平的多数决，将其多数决结果作为表示位d1的数据位rd向锁存器10a~10c供给。此时，仅锁存器10a~10c之中的锁存器10b根据逻辑电平1的位线选择信号b［1］导入表示位d1的数据位rd，将其作为表示读出数据的第1位的读出数据mdot［1］输出。

接着，地址控制部acn根据第3个逻辑电平1的读出指令信号rc，向存储器接入块bk0~bk2各自的选择器60供给如图4所示那样将与地址［0002］对应的位线选择信号b［2］设定为逻辑电平1并将b［0］、b［1］和b［3］全部设定为逻辑电平0后的位线选择信号b［3：0］。

由此，从与地址［0002］对应的存储器单元mc2、mc6和mc10的各个如图4所示那样读出均表示位d2的数据位r0、r1和r2。多数决运算电路20取得这些数据位r0、r1和r2的各个的逻辑电平的多数决，将其多数决结果作为表示位d2的数据位rd向锁存器10a~10c供给。此时，仅锁存器10a~10c之中的锁存器10c根据逻辑电平1的位线选择信号b［2］导入表示位d2的数据位rd，将其作为表示读出数据的第2位的读出数据mdot［2］输出。

即，在多数决模式时，将包括上述的读出数据mdot［0］~mdot［2］的读出数据mdot［20：0］作为正式的读出数据输出。

像这样，在图2所示的结构中，使用存储器单元阵列101来如以下那样对信息数据片施行多数决处理，所述存储器单元阵列101包括多个由与21位的各位分别对应的担负存储的21个存储器单元mc构成的存储元件组来作为1个地址（ad）的单位。

首先，按信息数据din的各位的每一个将该1位分别写入到与1个地址对应的3个存储器单元mc。然后，将写入到与该1个地址对应的3个存储器单元mc的3个位作为数据位r0~r2读出，根据读出的3个数据位r0~r2取得多数决。

由此，通过针对单一的存储器单元阵列101的1次的量的读出接入，按同一位位数的每一个同时读出成为多数决对象的3个信息数据片的各位。因此，针对读出的3个位，能够直接通过多数决运算电路20取得多数决。

因此，在采用将成为多数决对象的信息数据片写入到分别不同的k个地址并利用k次的量的读出接入从各地址依次读出该信息数据片的结构的情况下不需要成为需要的多数决运算电路20的前级的数据锁存器。因此，根据图2所示的结构，能够抑制装置规模的增大并对信息数据片施行多数决处理。

【实施例2】

图5是表示列解码器104和数据输入输出部105的内部结构的另一个例子的框图。

在图5所示的结构中，除了代替数据变换部dcv而采用数据变换部dcva并在各存储器接入块bk内新设置2输入选择器s0~s3的方面之外的其他的结构与图2所示的结构相同。再有，在图5中，关于多数决部mv的内部结构和地址控制部acn，省略了记述。

在以下，以数据变换部dcva和2输入选择器s0~s3为中心对图5所示的结构进行说明。

数据变换部dcva当接收由第0~第20位构成的信息数据din时生成具有与该第0~第20位各自的逻辑电平对应的电压值的、第0~第20写入电压v0~v20。

数据变换部dcva在工作模式信号mod表示通常模式的情况下将生成的写入电压v0~v20分别经由数据位线d0~d20向对应的存储器接入块bk供给。

另一方面，在工作模式信号mod表示多数决模式的情况下，数据变换部dcva将上述的写入电压v0~v20划分为例如每一个由3个写入电压构成的写入电压组，将各写入电压组向3个存储器单元块bk供给。例如，数据变换部dcva将由写入电压v0~v20之中的写入电压v0~v2构成的写入电压组向图5所示的3个存储器单元块bk0~bk2分别供给。

向各存储器单元块bk所包括的2输入选择器s0~s3的各个供给工作模式信号mod。此外，在2输入选择器s0~s3连接有分别对应的位线b。进而，向2输入选择器s0~s3各自的2个输入端之中的一个输入端施加上述的写入电压组所包括的1个写入电压，将另一个输入端与选择器30连接。

2输入选择器s0~s3的各个在工作模式信号mod示出通常模式的情况下将连接于自身的位线b与选择器30连接。由此，图5所示的存储器单元块bk的各个为与图2所示的存储器单元块bk的各个等效的电路结构。

另一方面，在工作模式信号mod示出多数决模式的情况下，2输入选择器s0~s3的各个不经由选择器30而将施加到自身的写入电压经由与自身连接的位线b施加到存储器单元mc。由此，向与信息数据din的各位对应地设置的多个存储器单元mc同时施加不同的写入电压。

图6是表示在多数决模式时将由位d0~d2构成的信息数据din写入到与字线w0连接的存储器单元mc组并将其读出时的工作的时间图。

首先，控制部102如图6所示那样将逻辑电平1的写入指令信号wc向地址控制部acn和数据变换部dcva供给。

数据变换部dcva根据写入指令信号wc将与信息数据din中的位d0~d2对应的写入电压v0~v2向存储器单元块bk0~bk2的各个供给。

此时，存储器单元块bk0的2输入选择器s0~s2将写入电压v0~v2经由位线b0~b2施加到存储器单元mc0~mc2。由此，如图6所示那样，信息数据din的位d0被写入到存储器单元mc1，位d1被写入到mc1，位d2被写入到mc2。

此外，存储器单元块bk1的2输入选择器s0~s2将写入电压v0~v2经由位线b4~b6施加到存储器单元mc4~mc6。由此，如图6所示那样，信息数据din的位d0被写入到存储器单元mc4，位d1被写入到mc5，位d2被写入到mc6。

此外，存储器单元块bk2的2输入选择器s0~s2将写入电压v0~v2经由位线b8~b10施加到存储器单元mc8~mc10。由此，如图6所示那样，信息数据din的位d0被写入到存储器单元mc8，位d1被写入到mc9，位d2被写入到mc10。

之后，控制部102如图6所示那样将具有逻辑电平1的连续的脉冲串的读出指令信号rc向地址控制部acn和数据变换部dcva供给。

地址控制部acn根据最初的逻辑电平1的读出指令信号rc，向存储器接入块bk0~bk2各自的选择器60供给如图6所示那样将与地址［0000］对应的位线选择信号b［0］设定为逻辑电平1并将b［1］~b［3］全部设定为逻辑电平0后的位线选择信号b［3：0］。

由此，从与地址［0000］对应的存储器单元mc0、mc4和mc8的各个如图6所示那样读出均表示位d0的数据位r0、r1和r2。多数决部mv的多数决运算电路20取得这些数据位r0~r2的各个的逻辑电平的多数决，将其多数决结果作为表示位d0的数据位rd向锁存器10a~10c供给。此时，仅锁存器10a~10c之中的锁存器10a根据逻辑电平1的位线选择信号b［0］导入表示位d0的数据位rd，将其作为表示读出数据的第0位的读出数据mdot［0］输出。

接着，地址控制部acn根据第2个逻辑电平1的读出指令信号rc，向存储器接入块bk0~bk2各自的选择器60供给如图6所示那样将与地址［0001］对应的位线选择信号b［1］设定为逻辑电平1并将b［0］、b［2］和b［3］全部设定为逻辑电平0后的位线选择信号b［3：0］。

由此，从与地址［0001］对应的存储器单元mc1、mc5和mc9的各个如图6所示那样读出均表示位d1的数据位r0、r1和r2。多数决运算电路20取得这些数据位r0、r1和r2的各个的逻辑电平的多数决，将其多数决结果作为表示位d1的数据位rd向锁存器10a~10c供给。此时，仅锁存器10a~10c之中的锁存器10b根据逻辑电平1的位线选择信号b［1］导入表示位d1的数据位rd，将其作为表示读出数据的第1位的读出数据mdot［1］输出。

接着，地址控制部acn根据第3个逻辑电平1的读出指令信号rc，向存储器接入块bk0~bk2各自的选择器60供给如图6所示那样将与地址［0002］对应的位线选择信号b［2］设定为逻辑电平1并将b［0］、b［1］和b［3］全部设定为逻辑电平0后的位线选择信号b［3：0］。

由此，从与地址［0002］对应的存储器单元mc2、mc6和mc10的各个如图6所示那样读出均表示位d2的数据位r0、r1和r2。多数决运算电路20取得这些数据位r0、r1和r2的各个的逻辑电平的多数决，将其多数决结果作为表示位d2的数据位rd向锁存器10a~10c供给。此时，仅锁存器10a~10c之中的锁存器10c根据逻辑电平1的位线选择信号b［2］导入表示位d2的数据位rd，将其作为表示读出数据的第2位的读出数据mdot［2］输出。

根据图5所示的结构，与图2所示的结构同样地，在多数决模式时，通过1次的量的读出接入，作为同一位位数的每一个的数据位r0~r2同时读出成为多数决对象的3个读出数据片的各位。因此，在进行多数决的多数决运算电路20的前级不需要在3个读出数据片齐备之前保持各读出数据片的3个数据锁存器。

因此，在图5所示的结构中也与图2所示的结构同样地，能够将装置整体的规模缩小化。

进而，根据图5所示的结构，在多数决模式下进行信息数据din的写入时，与通常模式下的数据写入同样地，能够将该信息数据的各位同时写入到存储器单元阵列101。因此，与如图4所示那样时分地依次写入信息数据din的各位的情况相比，在短期间且容易地进行数据的写入。

再有，在上述实施例中，成为多数决对象的信息数据din的位数为21位，但是，不限定于此。此外，在多数决运算电路20中，根据3个数据位r0~r2取得多数决，但是，也可以采用根据3个以上的奇数个取得多数决的结构。

总之，作为本发明的多数决处理装置，在针对由r（r为2以上的整数）位构成的信息数据片的各位取得多数决时，只要包括以下的存储器、存储器接入部和多数决部即可。

存储器（101）包括多个组的、由与r位的各位分别对应的担负存储的r个存储元件（mc）构成的存储元件组来作为地址的单位。存储器接入部（bk0~bk20、acn、dcv）按信息数据片（din）的各位的每一个将该1位分别写入到与1个地址对应的存储元件组内的k（k为3以上的奇数）个存储元件，读出被写入到与1个地址对应的k个存储元件的k个位。多数决部（mv）取得由存储器接入部从存储器读出的k个位的多数决。

附图标记的说明

10a~10c锁存器

20多数决运算电路

102控制部

104列解码器

105数据输入输出部

acn地址控制部

dcv数据变换部

mv多数决部。