半导体存储器装置和存储器系统的制作方法

本申请要求于2018年11月19日提交到韩国知识产权局的第10-2018-0142547号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。

与示例实施例一致的装置和系统涉及一种半导体存储器装置和包括该半导体存储器装置的存储器系统。

背景技术：

存储器系统可包括半导体存储器装置和控制器。通常，半导体存储器装置和控制器中的每个可执行预定的纠错码(ecc)解码操作。例如，半导体存储器装置可执行1位错误检测和1位纠错操作，并且控制器可仅执行3位错误检测操作或者仅执行1位纠错和2位错误检测操作。因此，用于改善这种限制的各种技术正在开发。

技术实现要素：

发明构思的示例实施例在于提供在纠错码(ecc)解码操作期间根据错误的类型能够快速地生成解码状态标志(dsf)的半导体存储器装置和包括该半导体存储器装置的存储器系统。

根据示例实施例，提供一种半导体存储器装置，包括：行解码器，被配置为：对行地址进行解码以生成多个字线选择信号；列解码器，被配置为：对列地址进行解码以生成多个列选择信号；存储器单元阵列，包括多个存储器单元，所述多个存储器单元中的一个或多个存储单元响应于所述多个字线选择信号和所述多个列选择信号而被选择；以及纠错码(ecc)解码器，被配置为：从存储器单元阵列的选择的存储器单元接收第一数据和第一数据的第一奇偶校验，使用h矩阵和第一数据生成第一数据的第二奇偶校验，将第一奇偶校验与第二奇偶校验进行比较以生成第一校验子，以及基于包括在第一校验子中的“0”或“1”位的数量，生成具有不同状态的解码状态标志(dsf)。

根据示例实施例，提供一种半导体存储器装置，包括：行解码器，被配置为：对行地址进行解码以生成多个字线选择信号；列解码器，被配置为：对列地址进行解码以生成多个列选择信号；存储器单元阵列，包括多个存储器单元，所述多个存储器单元中的一个或多个存储器单元响应于所述多个字线选择信号和所述多个列选择信号而被选择；以及纠错码(ecc)解码器，被配置为：从存储器单元阵列的选择的存储器单元接收第一数据和第一数据的第一奇偶校验，使用第一h矩阵和第一数据生成第一数据的第二奇偶校验，将第一奇偶校验与第二奇偶校验进行比较以生成第一校验子，将第一校验子的两个相邻位进行比较以生成第二校验子，以及使用第二校验子和第二h矩阵生成具有不同状态的解码状态标志(dsf)，第二h矩阵通过对第一码中的每个第一码的两个相邻位执行异或(xor)运算而生成。

根据示例实施例，提供一种存储器系统，包括：半导体存储器装置和控制器。半导体存储器装置包括：行解码器，被配置为：对行地址进行解码以生成多个字线选择信号；列解码器，被配置为：对列地址进行解码以生成多个列选择信号；存储器单元阵列，包括多个存储器单元，所述多个存储器单元中的一个或多个存储器单元响应于所述多个字线选择信号和所述多个列选择信号而被选择；并且包括第一纠错码(ecc)解码器。第一ecc解码器被配置为：从存储器单元阵列的选择的存储器单元接收第一数据和第一数据的第一奇偶校验，使用第一h矩阵和第一数据生成第一数据的第二奇偶校验，将第一奇偶校验与第二奇偶校验进行比较以生成第一校验子，基于由第一校验子指示的第一数据的错误类型，生成具有不同状态的解码状态标志(dsf)，以及基于来自第一ecc解码器的操作的结果生成第二数据。控制器控制半导体存储器装置的操作。控制器包括：第二ecc解码器，被配置为：响应于从半导体存储器装置施加的dsf，对从半导体存储器装置施加的第二数据执行从多个ecc解码操作之中选择的ecc解码操作。

附图说明

图1是根据发明构思的示例实施例的半导体存储器装置的框图。

图2是示出根据发明构思的示例实施例的纠错码(ecc)编码器的示图。

图3是示出根据发明构思的示例实施例的ecc解码器的配置的示图。

图4是用于描述根据发明构思的示例实施例的第二奇偶校验生成器的奇偶校验操作的示图。

图5是示出根据发明构思的示例实施例的第一h矩阵的码的视图。

图6是示出根据发明构思的示例实施例的第一错误检测器的配置的框图。

图7是示出根据发明构思的示例实施例的ecc解码器的框图。

图8是用于描述根据发明构思的示例实施例的第三奇偶校验生成器的奇偶校验操作的示图。

图9是示出根据发明构思的示例实施例的第二h矩阵的码的视图。

图10是示出根据发明构思的示例实施例的简化的第二h矩阵的码的视图。

图11是示出根据本发明的示例实施例的存储器系统的框图。

图12是示出根据发明构思的示例实施例的图11的ecc解码器的配置的框图。

具体实施方式

在下文中，将参照附图描述根据发明构思的示例实施例的半导体存储器装置和包括该半导体存储器装置的存储器系统。

图1是示出根据发明构思的示例实施例的半导体存储器装置的框图。半导体存储器装置100可包括命令和地址生成器10、行地址生成器12、列地址生成器14、行解码器16、列解码器18、存储器单元阵列20、纠错码(ecc)编码器22、ecc解码器24、数据写入路径单元26和数据读取路径单元28。半导体存储器装置100可以是实现在半导体芯片内的集成电路。如在此使用的，“单元”和“块”可由电路(诸如，半导体存储器装置100的集成电路的部分)实现。

将描述图1中示出的每个块的功能如下。

命令和地址生成器10可对包括在命令和地址ca中的命令信号进行解码以生成激活命令act、写入命令wr或读取命令rd，并且可使用包括在命令和地址ca中的地址信号生成行地址radd或列地址cadd。行地址radd可与激活命令act一起被生成，并且列地址cadd可与写入命令wr或读取命令rd一起被生成。

行地址radd可被输入到行地址生成器12以生成行地址信号ra。

列地址cadd可被输入到列地址生成器14以生成列地址信号ca。

行解码器16可对行地址信号ra进行解码以生成多个字线选择信号wl。

列解码器18可对列地址信号ca进行解码以生成多个列选择信号csl。

存储器单元阵列20可包括多个存储器单元(未示出)。存储器单元阵列20可响应于写入命令wr而在写入操作期间将“数据和该数据的第一奇偶校验”di存储在通过多个字线选择信号w1之一和多个列选择信号cs1之一选择的存储器单元中，并且可响应于读取命令rd在读取操作期间从选择的存储器单元输出“数据和该数据的第一奇偶校验”do。例如，存储器单元阵列20可存储包括“16n位数据和该16n位数据的j位第一奇偶校验”的数据di，并且可输出包括“16n位数据和该16n位数据的j位第一奇偶校验”的数据do。这里，n和j中的每个是等于或大于1的自然数。在示例实施例中，16n位数据的位数可以是可变的，诸如，4n位的位、8n位的位、32n位的位等。ecc编码器22可接收数据di以生成数据di的第一奇偶校验，并且ecc编码器22可输出“数据di和该数据di的第一奇偶校验”作为数据di。例如，ecc编码器22可生成“16n位数据和该16n位数据的j位第一奇偶校验”作为数据di。

ecc解码器24可接收包括“16n位数据和j位第一奇偶校验”的数据do以生成第二奇偶校验，将包括在数据do中的j位第一奇偶校验与第二奇偶校验进行比较以生成校验子，并使用校验子基于错误的类型生成解码状态标志(dsf)。这里，错误的类型可以是无错误ne、可纠正错误ce或不可纠正错误ue。如在此所使用的，“无错误”指示数据没有错误位。例如，ecc解码器24可在错误类型是ne或ce时将dsf设置为“0”，并且在错误类型是ue时将dsf设置为“1”。例如，ecc解码器24可针对包括在数据do的“16n位数据和j位第一奇偶校验”中的16n位数据生成j位第二奇偶校验。ecc解码器24可串行或并行地生成数据do的16n位数据和1位dsf。当错误类型是ce(例如，1位错误)时，ecc解码器24可纠正包括在数据do的“16n位数据和j位第一奇偶校验”中的16n位数据的错误，以生成数据do的纠正的16n位数据和dsf“0”。

数据写入路径单元26可串行地顺序地接收数据dq，并且并行地输出数据dq作为数据di。例如，数据写入路径单元26可串行地接收n位数据16次以生成16n位数据。数据写入路径单元26可在半导体存储器装置100执行写入操作时接收数据dq并输出数据dq作为数据di。

数据读取路径单元28可接收数据do并且串行地顺序地输出数据do。例如，数据读取路径单元28可并行地接收16n位数据，并且串行地顺序地输出n位数据16次。此外，数据读取路径单元28可通过用于发送n位数据的数据端子(未示出)中的一个与n位数据串行地发送1位dsf，或者通过单独的端子(未示出)将1位dsf与n位数据并行地发送。在其他示例中，数据读取路径单元28可发送至少两位dsf。数据读取路径单元28可在半导体存储器装置100执行读取操作时接收数据do并输出数据do作为数据dq。

尽管未示出，但是当突发长度bl被设置为16时，根据发明构思的示例实施例的半导体存储器装置100可通过n个数据端子(未示出)串行地顺序地接收或输出n位数据16次。

图2是示出根据发明构思的示例实施例的ecc编码器22的示图。ecc编码器22可包括第一奇偶校验生成器32。

参照图2，第一奇偶校验生成器32可接收从数据写入路径单元26输出的数据di，以生成“数据di和该数据di的第一奇偶校验”作为数据di。

图3是示出根据发明构思的示例实施例的ecc解码器24的配置的示图。ecc解码器24可包括第二奇偶校验生成器24-2、第一校验子生成器24-4、第一错误检测器24-6、dsf生成器24-8、第一错误位置检测器24-10、第一纠错器24-12和第一开关sw1。

将描述图3中示出的每个块的功能如下。

第二奇偶校验生成器24-2可接收从存储器单元阵列20输出的16n位数据，以生成接收的16n位数据的j位第二奇偶校验。例如，第二奇偶校验生成器24-2可使用16n位数据和第一h矩阵h生成j位第二奇偶校验。

图4是示出根据发明构思的示例实施例的第二奇偶校验生成器24-2的奇偶校验操作的示图，并且是用于描述假设n和j分别为8的奇偶校验操作的示图。图5是示出根据发明构思的示例实施例的第一h矩阵h的码的视图。

参照图4和图5，第一h矩阵h可以是8×136矩阵，并且128位数据和8位第二奇偶校验的矩阵r可以是136×1矩阵。第一h矩阵h的136个列向量c1至c136的码(h11至h81、h12至h82、…、和h1128至h8128、10…0、01…0、…、和00…1)可具有包括“0”和/或“1”位的不同的码。此外，在第一h矩阵h中，136个列向量c1至c136中的码(h11至h81、h12至h82、…、和h1128至h8128、10…0、01…0、…、和00…1)中的每个可具有四个“1”或更少。针对第一h矩阵h，包括行向量r1至r8的码(h11至h1128、h21至h2128、…、和h81至h8128)的总共2¹²⁸个不同的码可被生成，并且相同或不同的多个8位第二奇偶校验可针对总共2¹²⁸个码被生成。在这种情况下，总共2¹²⁸个不同的136位码中的任何两个码之间的最小汉明(hamming)距离dmin可以是三或更大。在图5中，白色部分指示“0”，阴影部分指示“1”。第一h矩阵h的列向量c1至c128的码(h11至h81、h12至h82、…、和h1128至h8128)中的每个可具有两个、三个或四个“1”，并且第一h矩阵h的列向量c129至c136的码中的每个可具有一个“1”。

参照图3、图4和图5，第二奇偶校验生成器24-2可对包括在第一h矩阵h的行向量r1至r8中的码(h11至h1128、h21至h2128、…、和h81至h8128)中的每个与136×1矩阵的128位数据(r1至r128)执行异或(xor)，然后对异或运算的结果执行模(modulo)2运算以生成8位第二奇偶校验p21至p28。

例如，可使用以下等式表示8位第二奇偶校验p21至p28。

p21＝h11^r1+h12^r2+…+h1128^r128

p22＝h21^r1+h22^r2+…+h2128^r128

…

p28＝h81^r1+h82^r2+…+h8128^r128

这里，“^”可指示xor运算符，“+”可指示模2运算符。

在这种情况下，参见图2，第一奇偶校验生成器32可使用128位数据和第一h矩阵h的列向量c1至c128的码来生成8位第一奇偶校验。虽然未示出，但是8位第一奇偶校验可被表示为p11到p18。

参照图2至图5，第一校验子生成器24-4可将j位第二奇偶校验与从存储器单元阵列20输出的j位第一奇偶校验进行比较，以生成j位第一校验子。例如，第一校验子生成器24-4可将8位第二奇偶校验p21至p28与从存储器单元阵列20输出的8位第一奇偶校验p11至p18进行比较，以生成8位第一校验子s1至s8。第一校验子生成器24-4可对8位第二奇偶校验p21至p28和8位第一奇偶校验p11至p18的相应位执行xor运算(即，s1＝p21^p11、s2＝p22^p12、…、s8＝p28^p18)以生成8位第一校验子s1至s8。例如，第一校验子生成器24-4可在8位第二奇偶校验p21至p28和8位第一奇偶校验p11至p18的相应位相同时生成“0”，并且可在8位第二奇偶校验p21至p28和8位第一奇偶校验p11至p18的相应位彼此不同时生成“1”。

参照图2至图5，第一错误检测器24-6可在j位第一校验子全为“0”时生成指示无错误ne的无错误信号ne，可在j位第一校验子的“1”位的数量等于或小于第一h矩阵h的列向量的码的“1”位的最大数量时，确定j位第一校验子包括在第一h矩阵h的列向量的码中并且生成指示可纠正错误ce的可纠正错误信号ce，或者可在j位第一校验子的“1”位的数量大于第一h矩阵h的列向量的码的“1”位的最大数量时，确定j位第一校验子不包括在第一h矩阵h的列向量的码中并且生成指示不可纠正错误ue的不可纠正错误信号ue。例如，第一错误检测器24-6可在8位第一校验子s1至s8全为“0”时生成无错误信号ne，可在8位第一校验子的“1”位的数量等于或小于4时，确定8位第一校验子s1至s8包括在第一h矩阵h的136个列向量c1至c136的码(h11至h81、h12至h82、…、和h1128至h8128、10…0、01…0、…、和00…1)中，并且生成指示作为1位错误的可纠正错误ce的可纠正错误信号ce，或者可在8位校验子s1至s8的“1”位的数量大于4(即，大于或等于5)时，确定8位第一校验子不包括在第一h矩阵h的136个列向量c1至c136的码(h11至h81、h12至h82、…、和h1128至h8128、10…0、01…0、…、和00…1)中，并且生成指示不可纠正错误ue的不可纠正错误信号ue。

参照图3至图5，dsf生成器24-8可在无错误信号ne或可纠正错误信号ce被生成时和在不可纠正错误信号ue被生成时，生成具有不同状态的dsf。例如，dsf生成器24-8可在无错误信号ne或可纠正错误信号ce被生成时，生成具有第一状态的dsf(例如，“0”)，并且可在不可纠正错误信号ue被生成时，生成具有第二状态的dsf(例如，“1”)。可选地，dsf生成器24-8可在无错误信号ne被生成时、在可纠正错误信号ce被生成时和在不可纠正错误信号ue被生成时，生成具有不同状态的dsf。当半导体存储器装置100执行读取操作时，dsf生成器24-8可将dsf“0”或dsf“1”输出到半导体存储器装置100外部的外部装置(例如，如图11所示的控制器110)。例如，dsf生成器24-8可通过数据dq的多个数据端子(例如，数据垫(pad)或数据引脚)之一输出dsf，或者通过除了多个数据端子之外的单独的端子(例如，垫或引脚)输出dsf。

参照图3至图5，响应于可纠正错误信号ce，第一错误位置检测器24-10可确定第一h矩阵h的列向量的码中的哪个码与j位第一校验子匹配，检测错误位置，并生成错误位置信息。在一个示例中，匹配指示第一h矩阵h的列向量的码与j位第一校验子相同。例如，第一错误位置检测器24-10可确定128个列向量c1至c128的码(h11至h81、h12至h82、…和h1128至h8128)中的哪个码与8位第一校验子s1至s8匹配，检测错误位置，并生成错误位置信息。当第一h矩阵h的第一列码c1的码h11至h81与8位第一校验子s1至s8匹配时，第一错误位置检测器24-10可生成指示在第一位置(即，与8位第一校验子s1至s8匹配的位置)存在错误的错误位置信息。

参照图3至图5，第一纠错器24-12可基于错误位置信息纠正16n位数据的错误。例如，当错误位置信息指示第一位置时，第一纠错器24-12可通过对128位数据r1至r128的第一位(图4中所示的r1)进行反转来纠错。第一纠错器24-12可生成纠正的128位数据作为数据do。

参照图3至图5，第一开关sw1可响应于无错误信号ne(或不可纠正错误信号ue)而导通，以传输16n位数据作为数据do。

图6是示出根据发明构思的示例实施例的第一错误检测器24-6的配置的框图。第一错误检测器24-6可包括无错误检测器24-62、可纠正错误检测器24-64和不可纠正错误检测器24-66。

将描述图6中示出的每个块的功能如下。

无错误检测器24-62可接收j位第一校验子，并且当j位第一校验子全为“0”时激活指示无错误ne的无错误信号ne。

当无错误信号ne未被激活并且包括在j位第一校验子中的“1”位的数量小于或等于第一h矩阵h的列向量的码的“1”位的最大数量时，可纠正错误检测器24-64可激活可纠正错误信号ce。例如，图4中示出的第一h矩阵h的136个列向量c1至c136的码(h11至h81、h12至h82、…、和h1128至h8128、10…0、01…0、…和00…1)是包括“0”和“1”的不同的码，136个列向量c1至c136的码(h11至h81、h12至h82、…、和h1128至h8128、10…0、01…0、…和00…1)中的每个具有小于或等于四的数量的“1”位。因此，当无错误信号ne未被激活并且包括在8位第一校验子s1至s8中的“1”位的数量小于或等于四时，可纠正错误检测器24-64可确定8位第一校验子s1至s8对应于第一h矩阵h的136个列向量c1至c136的码(h11至h81、h12至h82、…、和h1128至h8128、10…0、01…0、…和00…1)中的一个并生成可纠正错误信号ce。

当无错误信号ne未被激活并且包括在j位第一校验子中的“1”位的数量超过第一h矩阵h的列向量的码的“1”位的最大数量时，不可纠正错误检测器24-66可激活不可纠正错误信号ue。例如，图4中所示的第一h矩阵h的136个列向量c1至c136的码(h11至h81、h12至h82、…、和h1128至h8128、10…0、01…0、…和00…1)是包括“0”和/或“1”位的不同的码，136个列向量c1至c136的码(h11至h81、h12至h82、…、和h1128至h8128、10…0、01…0、…和00…1)中的每个具有大于四的数量的“1”位。因此，当无错误信号ne未被激活并且包括在8位第一校验子s1至s8中的“1”位的数量超过四时，不可纠正错误检测器24-66可确定8位第一校验子s1至s8不包括在第一h矩阵h的136个列向量c1至c136的码(h11至h81、h12至h82、…、和h1128至h8128、10…0、01…0、…和00…1)中，并生成不可纠正错误信号ue。

第一h矩阵h的136个列向量c1到c136的码(h11至h81、h12至h82、…、和h1128至h8128、10…0、01…0、…和00…1)可以是具有“0”和/或“1”位的不同的码，并且136个列向量c1至c136的码(h11至h81、h12至h82、…、和h1128至h8128、10…0、01…0、…和00…1)中的每个具有小于或等于四的数量的“1”位。因此，根据发明构思的上面的实施例的ecc解码器24可检测包括在8位第一校验子中的“1”位的数量，来确定可纠正错误或不可纠正错误。因此，由于不需要将8位第一校验子s1至s8与第一h矩阵h的136个列向量c1至c136的码(h11至h81、h12至h82、…、和h1128至h8128、10…0、01…0、…和00…1)进行比较，所以可减少根据发明构思的上述实施例的ecc解码器24确定无错误、可纠正错误或不可纠正错误所需的时间。

图7是示出根据发明构思的示例实施例的ecc解码器24’的框图。ecc解码器24’可包括第三奇偶校验生成器24-2’、第二校验子生成器24-4’、比较器24-5、第二错误检测器24-6’、dsf生成器24-8’、第二错误位置检测器24-10’、第二纠错器24-12’和第二开关sw2。

将描述图7中示出的每个块的功能如下。

第三奇偶校验生成器24-2’可接收从存储器单元阵列20输出的16n位数据，并生成16n位数据的j位第三奇偶校验。例如，第三奇偶校验生成器24-2’可使用16n位数据和第二h矩阵h’来生成j位第三奇偶校验。

图8是用于描述根据发明构思的示例实施例的第三奇偶校验生成器24-2’的奇偶校验操作的示图，并且是用于描述假设n和j分别为8的奇偶校验操作的示图。图9是示出根据发明构思的示例实施例的第二h矩阵h’的码的视图，图10是示出根据发明构思的示例实施例的简化的第二h矩阵h”的码的视图。

参照图8和图9，第二h矩阵h’可以是8×136矩阵，并且128位数据和8位第三奇偶校验的矩阵r’可以是136×1矩阵。第二h矩阵h’的136个列向量c1’至c136’的码(h11’至h81’、h12’至h82’、…和h1128’至h8128’、10…0、01…0、…和00…1)是包括“0”和/或“1”位的不同的码。对于第二h矩阵h’，包括行向量r1’至r8’的码(h11’至h1128’、h21’至h2128’、…和h81’至h8128’)的总共2¹²⁸个不同的码可被生成，并且相同或不同的多个8位第二奇偶校验可针对总共2¹²⁸个码被生成。在这种情况下，总共2¹²⁸个不同的136位码中的任何两个码之间的最小汉明距离dmin可以是三。在图9中，白色部分指示“0”，阴影部分指示“1”。参照图9和图10，当在图9中所示的第二h矩阵h’的128个列向量c1’至c128’的码(h11’至h81’、h21’至h82’、…和h1128’至h8128’)中的每个的两个相邻位之间执行xor运算时，结果可包括在图9中所示的简化的第二h矩阵h”中的8个列向量c1”至c8”的码中的一个。

作为示例，参照图9，当第二h矩阵h’的第一列向量c1’的码h11’至h81’是11000101并且xor运算在两个相邻位之间被执行(即，1^1、0^0、0^1、0^1)时，码0011可被获得。将列向量的码按特定顺序(例如，从最高位到最低位的顺序或按最低位到最高位的顺序)的以每两个位为一组进行划分，对每组中的两个位执行xor运算。例如，当列向量的码包括第一位至第八位时，两个相邻位可指示相邻的第一位和第二位、相邻的第三位和第四位、相邻的第五位和第六位、相邻的第七位和第八位。对列向量的码中的第一位和第二位执行xor运算，对列向量的码中的第三位和第四位执行xor运算，对列向量的码中的第五位和第六位执行xor运算，对列向量的码中的第七位和第八位执行xor运算。参照图10，码0011是简化的第二h矩阵h”的第一列向量c1”的码。作为示例，参照图9，当第二h矩阵h’的第三十三列向量c33’的码h133’至h833’为10010001并且xor运算在两个相邻位之间被执行(即，1^0、0^1、0^0、0^1)时，码1101可被获得。参照图10，码1101是简化的第二h矩阵h”的第二列向量c2”的码。

参照图7至图10，第三奇偶校验生成器24-2’可对包括在第二h矩阵h’的行向量r1’至r8’中的码(h11’至h1128’、h21’至h2128’、…和h81’至h8128’)中的每个与136×1矩阵的128位数据r1’至r128’执行xor，然后对异或运算的结果执行模2运算以生成8位第三奇偶校验p31至p38。

例如，可使用以下等式表示8位第三奇偶校验p31至p38。

p31＝h11’^r1’+h12’^r2’+…+h1128’^r128’

p32＝h21’^r1’+h22’^r2’+…+h2128’^r128’

…

p38＝h81’^r1’+h82’^r2’+…+h8128’^r128’

这里，“^”可指示xor运算符，“+”可指示模2运算符。

在这种情况下，参照图2，第一奇偶校验生成器32可使用128位数据和第二h矩阵h’的列向量c1’至c128’的码来生成8位第一奇偶校验p11至p18。

参照图7至图10，第二校验子生成器24-4’可将j位第三奇偶校验与从存储器单元阵列20输出的j位第一奇偶校验进行比较，以生成j位第二校验子。例如，第二校验子生成器24-4’可对8位第三奇偶校验p31至p38和8位第一奇偶校验p11至p18的相应位执行xor运算，以生成8位第二校验子s1’至s8’。例如，第二校验子生成器24-4’可在8位第三奇偶校验p31至p38和8位第一奇偶校验p11至p18的相应位相同时生成“0”，并且可在8位第三奇偶校验p31至p38和8位第一奇偶校验p11至p18的相应位彼此不同时生成“1”。

参照图7至图10，比较器24-5可对j位第二校验子的两个相邻位执行xor运算，以生成简化的j/2位校验子。比较器24-5可对8位校验子s1’至s8’的两个相邻位执行xor运算(s1”＝s1’^s2’，s2”＝s3’^s4’，s3”＝s5’^s6’，s4”＝s7’^s8’)以生成简化的4位校验子s1”至s4”。

参照图7至图10，第二错误检测器24-6’可在j/2位校验子全为“0”时，生成指示无错误ne的无错误信号ne，可在j/2位校验子包括在简化的第二h矩阵h”中的j个列向量的码中时，生成指示作为1位错误的可纠正错误ce的可纠正错误信号ce，或者可在j/2位校验子不包括在简化的第二h矩阵h”中的j个列向量的码中时，生成指示不可纠正错误ue的不可纠正错误信号ue。例如，第二错误检测器24-6’可在4位校验子s1”至s4”全为“0”时，生成无错误信号ne，可在4位校验子s1”至s4”包括在简化的第二h矩阵h”中的8个列向量c1”至c8”的码中时，生成可纠正错误信号ce，或者可在4位校验子s1”至s4”不包括在简化的第二h矩阵h”中的八个列向量c1”至c8”的码中时，生成不可纠正错误信号ue。

参照图7至图10，dsf生成器24-8’可执行与图3中所示的dsf生成器24-8相同的功能。

参照图7至图10，响应于可纠正错误信号ce，第二错误位置检测器24-10’可确定第二h矩阵h’的列向量的码中的哪个码与j位第二校验子匹配，检测错误位置，并生成错误位置信息。例如，当第二h矩阵h’的128个列向量c1’至c128’的码之中的第一列码c1’的码与8位第二校验子s1’至s8’匹配时，第二错误位置检测器24-10’可生成指示在第一位置(即，与8位第二校验子s1’至s8’匹配的位置)存在错误的错误位置信息。

参照图7至图10，第二纠错器24-12’可基于错误位置信息纠正16n位数据的错误。例如，当错误位置信息对应于第一位置时，第二纠错器24-12’可通过对136×1矩阵的128位数据r1’至r128’的第一位(图8中所示的r1’)进行反转为来纠错。第二纠错器24-12’可生成纠正的16n位数据作为数据do。

参照图7至图10，第二开关sw2可响应于无错误信号ne(或不可纠正错误信号ue)而导通，以传输16n位数据作为数据do。

图11是示出根据本发明的示例实施例的存储器系统的框图。存储器系统200可包括半导体存储器装置100和控制器110。控制器110可包括ecc编码器112、ecc解码器114和数据处理单元116。

将描述图11中示出的每个块的功能如下。

半导体存储器装置100可从控制器110接收命令和地址ca以及数据dq，并且可将数据dq和dsf输出到控制器110。例如，与示出的不同，dsf可在数据dq被发送时、之前、或之后通过发送数据dq的多个数据端子(未示出)之一而不是通过单独的端子被发送。作为另一示例，dsf可通过与多个数据端子分离的端子(未示出)被发送。

控制器110可将命令和地址ca以及数据dq输出到半导体存储器装置100，并从半导体存储器装置100接收数据dq和dsf。

ecc编码器112可接收x位数据do’以生成x位数据do’的y位奇偶校验，并输出16n(＝x+y)位数据。例如，16n位数据可包括x位数据do’和y位奇偶校验。

ecc解码器114可接收数据dq和dsf并执行第一ecc解码操作或第二ecc解码操作以生成数据di’和错误信号e。例如，ecc解码器114可在dsf为“0”时执行第一ecc解码，并且可在dsf为“1”时执行第二ecc解码操作。第一ecc解码操作可以是3位错误检测操作，第二ecc解码操作可以是1位纠错和2位错误检测操作。

在示例实施例中，ecc解码器114可包括第一ecc解码单元和第二ecc解码单元(未示出)。第一ecc解码单元可接收数据dq，并且响应于dsf“0”而执行3位错误检测操作并生成x位数据di’和错误信号e。第二ecc解码单元可接收数据dq，并响应于dsf“1”而执行1位纠错和2位错误检测操作，并生成x位数据di’和错误信号e。

在示例实施例中，第二ecc解码器114可包括三个或更多个ecc解码单元，每个ecc解码单元被配置为基于dsf执行三个或更多个ecc解码操作中的一个。在这种情况下，dsf的位数可以是2位或更多位。

数据处理单元116可生成x位数据do’，并接收x位数据di’和错误信号e以对x位数据di’执行数据处理操作。

在上述实施例中，虽然dsf被描述为基于“1”的位数而生成，但是dsf可基于“0”的位数而生成。

图12是示出根据发明构思的示例实施例的图11的ecc解码器的配置的框图。

参照图12，ecc解码器114可包括第一ecc解码单元114-4、第二ecc解码单元114-6和选择器114-8。

将描述图12中示出的每个块的功能如下。

第一ecc解码单元114-4可响应于dsf而接收数据dq的16n位数据，执行3位错误检测操作，并生成x位第一数据d1和第一错误信号e1。

第二ecc解码单元114-6可响应于dsf而接收数据dq的16n位数据，执行1位纠错和2位错误检测操作，并且生成x位第二数据d2和第二错误信号e2。

在示例实施例中，ecc解码器114可响应于dsf而通过第一ecc解码单元114-4执行第一ecc解码操作或通过第二ecc解码单元114-6执行第二ecc解码操作。例如，第一ecc解码单元114-4可响应于dsf“0”而执行第一ecc解码操作，并且第二ecc解码单元114-6可响应于dsf“1”而执行第二ecc解码操作。选择器114-8可响应于dsf而选择x位第一数据d1和第一错误信号e1或者选择x位第二数据d2和第二错误信号e2，并输出x位第一数据d1和第一错误信号e1或者输出x位第二数据d2和第二错误信号e2，作为x位数据di’和错误信号e。例如，选择器114-8可在dsf为“0”时选择并发送x位第一数据d1和第一错误信号e1，并且在dsf为“1”时，选择并发送x位第二数据d2和第二错误信号e2。

在示例实施例中，ecc解码器114可包括三个或更多个ecc解码单元，每个ecc解码单元被配置为基于dsf执行三个或更多个ecc解码操作中的一个。在这种情况下，dsf的位数可以是2位或更多位。

根据发明构思的上述示例实施例，半导体存储器装置能够根据错误的类型快速地生成解码状态标志。因此，存储器系统可根据解码状态标志选择性地并高效地执行ecc解码操作。

上面已经参照附图描述了发明构思的技术精神的实施例。然而，本领域技术人员将理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可在形式和细节上进行各种改变。因此，上面的实施例应被视为说明性的而非限制性的。