存储器系统及其操作方法与流程

本申请要求2015年11月2日在韩国知识产权局提交的申请号为10-2015-0153131的韩国专利申请的优先权，并且其公开的全部内容通过引用而结合在本文中。

技术领域

本发明的示例性实施例总体涉及到半导体设计技术，并且更特别地，涉及到适用于执行用于多个半导体存储器装置(下面简称为存储器装置)的垃圾收集操作的存储器系统，及其操作方法。

背景技术：

计算机环境范例转变为普适计算系统，使得能够随时随地使用计算机系统。由此，便携电子设备，诸如移动电话、数码相机以及笔记本电脑的使用已经快速地增加。通常，这些便携式电子装置使用具有用于存储数据的存储器装置的存储器系统，即，数据存储器装置。数据存储器装置可以用作便携式电子装置的主存储器装置或者辅助存储器装置。

使用存储器装置的数据存储器装置不具有移动部件，因此其提供优良的稳定性、耐用性、高速的信息访问速度和低功耗。具有这些优点的数据存储器装置的实例包括通用串行总线(USB)存储器装置，具有各种接口的存储卡，和固态驱动器(SSD)。

技术实现要素：

发明的各种实施例指向一种能够执行用于多个存储器装置的垃圾收集操作的存储器系统，及其操作方法。多个存储器装置可以共用缓冲存储器。

在实施例中，存储器系统可以包括：多个存储器装置，其中多个存储器装置的每个包括多个存储块，适用于在垃圾收集操作期间，将包括在从多个存储块选择的牺牲块中的有效页面的数据通过共用缓冲存储器复制到目标块中；以及缓冲管理器，适用于将数据连续复制到缓冲存储器的可用区域。

在实施例中，用于存储器系统的垃圾收集操作可以包括，其中存储器系统包含通过公共数据通道共用缓冲存储器的多个存储器装置：在多个存储器装置的一个或多个中，读取包括在从多个存储块选择的牺牲块中的有效页面的数据；检查数据的大小；基于检查结果将数据连续分配给缓冲存储器；将分配数据写入到缓冲存储器；从缓冲存储器读取分配的数据；和将分配数据写入到从多个存储块选择的目标块。

在实施例中，存储器系统可以包括：多个存储器装置，多个存储器装置的每个包含多个存储块；和控制器，适用于在多个存储块之中，控制将包括在牺牲块中的有效页面的数据复制到目标块的垃圾收集操作。控制器可以包括：缓冲存储器，存储器装置共用缓冲存储器，该缓冲存储器适用于在垃圾收集操作期间执行数据的写入/读取操作；和缓冲管理器，适用于检查数据的块大小，基于检查结果将数据连续分配给缓冲存储器，并且基于分配数据控制缓冲存储器的写入/读取操作。

附图说明

图1是示出根据本发明的实施例的包括存储器系统的数据处理系统的图。

图2是示出根据本发明的实施例的包括多个存储块的存储器装置的实例的图。

图3是示出根据本发明的实施例的存储器装置的存储块的电路图。

图4至图11是示意性示出根据本发明的各种实施例的存储器装置的图。

图12是示出根据本发明的实施例的包括多个存储器装置的存储器系统的图。

图13是示出根据本发明的实施例的存储器系统的控制器的图，所述控制器包括缓冲管理器和缓冲存储器。

图14是示出根据本发明的实施例的图13的缓冲存储器的操作的图。

具体实施方式

下面参照附图将更详细地描述各种实施例。但是，本发明可以用不同的形式呈现并且不应该理解为限制于这里所阐述的实施例。相反，提供这些实施例以便将彻底和完整地理解本公开，并且将本发明充分传达给相关技术领域的技术人员。遍及本公开，类似的附图标号指的是遍及本发明的各个附图和实施例的类似部分。还要注意，在本说明书中，“连接/联结”不仅指的是一个部件直接联结到另一部件，而且指的是通过中间部件间接联结到另一部件。另外，只要没有具体说明，单数形式可以包括复数形式。应该容易理解，本发明中的“在上面”和“在上方”的意思应该用最宽广的方式解释，从而“在上面”不仅意味着“直接在某物上面”而且意味着在与其之间有中间特征或者层的某物的“上面”，并且“在上方”不仅意味着直接在某物上方而且意味着在与其之间有中间特征或者层的某物的上方。当第一层被提及为在第二层上或者在基底上时，可以不仅指的是第一层直接形成在第二层或者基底上的情况，而且可以指的是第三层存在于第一层和第二层或者基底之间的情况。

将理解的是，尽管可以在这里使用术语“第一”、“第二”、“第三”等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不会受到这些术语的限制。这些术语用于将一个元件、部件、区域、层或者部分与另一元件、部件、区域、层或者部分进行区分。因此，在不背离本发明的精神和范围的情况下，如下所述的第一元件、部件、区域、层或者部分可以称为第二元件、部件、区域、层或者部分。

将进一步理解，当术语“包含”、“包括”、“具有”或者“有”用于本说明书中时，是指提及的特征、整体、操作、元件和/或部件的存在，但是不排除一个或多个其它未提及的特征、整体、操作、元件、部件和/或其组合的存在或增加。如这里所使用的，术语“和/或”包括一个或多个相关列出项目的任何和所有组合。

除非另有定义，在这里使用的包括技术和科学术语的所有术语与本发明概念所属于的技术领域的普通技术人员通常理解的意思相同。可以进一步理解，诸如在常用词典里定义的那些术语应该解释为具有与其在相关技术领域的范围内的意思一致的意思，并且不应解释为理想化或过于正式的感觉，除非在本文中明确地如此定义。

在下文的说明中，阐述大量的具体细节以便彻底了解本发明。本发明可以在没有部分或者全部这些具体细节的情况下实现。在其它实例中，不详细描述公知的工艺结构和/或工艺以免不必要地混淆本发明。

在下文中，参照附图更详细地描述本发明的各种实施例。

图1是示出根据本发明的实施例的包括存储器系统的数据处理系统的方框图。

关于图1，数据处理系统100可以包括主机102和存储器系统110。

例如，主机102可以是或者包括便携式电子装置，诸如移动式电话、MP3播放器、笔记本电脑等等。例如，主机102也可以是或者包括例如电子装置，诸如台式计算机、游戏机、TV、投影仪等等。

存储器系统110可以响应于来自主机102的请求运行。例如，存储器系统110可以存储待由主机102存取的数据。存储器系统110可以用作主机102的主存储系统。存储器系统110可以用作主机102的辅助存储器系统。

根据待与主机102电联结的主机接口的协议，存储器系统110可以是或者包括各种存储器装置中的任何一种。存储器系统110可以是或者包括各种存储器装置中的任何一种，诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)和微型-MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)存储器装置、通用闪速存储(UFS)装置、闪存(CF)卡、智能媒体(SM)卡、记忆棒等。

用于存储器系统110的存储器装置可以是或者包括易失性存储器装置，诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等。用于存储器系统110的存储器装置可以是或者包括非易失性存储器装置，诸如只读存储器(ROM)、掩模只读存储器(MROM)、可编程序只读存储器(PROM)、可擦可编程序只读存储器(EPROM)、电可擦可编程序只读存储器(EEPROM)、铁电随机存取存储器(FRAM)、相位变化RAM(PRAM)、磁电阻式RAM(MRAM)、电阻式RAM(RRAM)等等。

存储器系统110可以包括存储器装置150和控制器130。存储器装置可以存储待由主机102存取的数据。控制器130可以控制存储器装置150中的数据的存储。

控制器130和存储器装置150可以集成到单个半导体装置中。例如，控制器130和存储器装置150可以集成到配置为固态驱动器(SSD)的单个半导体装置中。当存储器系统110配置为SSD时，与存储器系统110电联结的主机102的运行速度可以显著地增加。

控制器130和存储器装置150可以集成到配置为存储卡的单个半导体装置中，诸如个人计算机存储卡国际联合会(PCMCIA)卡、小型闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、迷你SD、微型SD和SDHC、通用闪速存储(UFS)装置等等。

在另一示例中，存储器系统110可以是或者包括计算机、超便携移动个人电脑(UMPC)、工作站、上网本、个人数字助手(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动式电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、在无线环境下能够收发信息的装置、配置本地网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、RFID装置、配置计算系统的各种组成元件中的一种等等。

存储器装置150可以在写入操作期间存储由主机102提供的数据。存储器装置150可以在读取操作期间向主机102提供存储的数据。存储器装置150可以包括多个存储块152、154和156。每个存储块152、154和156可以包括多个页面。每页面可以包括多个存储单元，多个字线(WL)可以电联结到所述多个存储单元。

当提供至装置的电源中断或者切断时，存储器装置150可以保留存储的数据。存储器装置150可以是非易失性存储器装置，例如闪速存储器。闪速存储器可以具有三维(3D)堆栈结构。随后参照图2至11更详细地描述存储器装置150的3D堆栈结构。

控制器130可以存储器装置响应于来自主机102的请求控制存储器装置150。控制器130可以控制存储器装置150和主机102之间的数据的流动。例如，控制器130可以将从存储器装置150读取的数据发送到主机102，并且或者将由主机102提供的数据发送到将存储在其中的存储器装置150。为此，控制器130可以控制存储器装置150的整体操作，例如读取、写入、编程和擦除操作。

在图1的实例中，控制器130可以包括主机接口单元132、处理器、134、错误纠正码(ECC)单元138、电源管理单元140、NAND闪速控制器142和存储器144。

主机接口单元132可以处理由主机102提供的命令和/或者数据。主机接口单元132可以通过各种接口协议的至少一种与主机102通信，例如，通用串行总线(USB)、多媒体卡(MMC)、外部部件互联表示(PCI-E)、串行SCSI(SAS),串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电路(IDE)等。主机接口单元132可以包括如主机102和控制器130之间的接口所需要的所有电路、系统或者装置。

ECC单元138可以检测和/或者纠正在读取操作期间从存储器装置150读取的数据的错误。例如，当误码的数量大于或等于可纠正误码的阈值数量时，ECC单元138可以不纠正误码，并且可以输出指示误码纠正失败的错误纠正失败信号。

ECC单元138可以基于编码调制执行错误纠正操作，例如，低密度奇偶校验(LDPC)码、博斯-乔达利-奥昆冈(Bose-Chaudhuri-Hocquenghem,BCH)码、涡轮码、里德—索洛蒙(Reed Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(Trellis Coded Modulation，TCM)、分组编码调制(Block Coded Modulation，BCM)等等。ECC单元138可以包括如错误纠正操作所需要的全部电路、系统或装置。

PMU140可以提供和/或管理用于控制器130的电力，即用于包括在控制器130中的组成元件的电力。可以使用任何适当的电源模块。

NFC142可以用作控制器130和存储器装置150之间的存储接口以允许控制器130控制存储器装置150，例如响应于来自主机102的请求。NFC142可以生成用于存储器装置150的控制信号并且当存储器装置150是闪速存储器时，以及例如当存储器装置150是NAND闪速存储器时，在处理器134的控制下处理数据。尽管图1的实施例中的接口单元142是适用于使NAND闪速存储器与控制器接口的NFC单元，但是本发明并不局限于这样的方式。存储接口单元142可以是适用于将存储器装置150接口到控制器的任何适当的存储接口单元。应注意，接口单元142的具体构造和功能可以取决于采用的存储器装置的类型而改变。

存储器144可以用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和/或控制器130的数据。控制器130可以存储器装置响应于来自主机102的请求控制存储器装置150。例如，如上所述，控制器130可以将从存储器装置150读取的数据提供给主机102并且将由主机102提供的数据存储在存储器装置150中。当控制器130控制存储器装置150的操作时，存储器144可以存储控制器130和存储器装置150使用的用于如读取、写入、编程和擦除操作的操作的数据。

存储器144可以是或者包括任何适当的存储器装置。存储器144可以是易失性存储器。存储器144可以是或者包括静态随机存取存储器(SRAM)。存储器144可以是或者包括动态随机存取存储器(DRAM)。存储器144可以包括任何适当的构造。例如，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射(map)缓冲器等等，所有这些都是本技术领域中公知的。

处理器134可以控制存储器系统110的一般操作。处理器134可以存储器装置响应于来自主机102的写入或者读取请求控制对于存储器装置150的写入或者读取操作。处理器134可以是或者包含任何适当的处理器。

处理器134可以驱动固件以控制存储器系统110的一般操作，所述固件称为闪存转换层(FTL)。处理器134可以是或者包括微处理器。可以使用任何适当的微处理器。处理器134可以是或者包括中央处理器(CPU)。坏块管理单元(未显示)可以包括在处理器134中，用于执行存储器装置150的坏块管理。坏块管理单元可以找到包括在存储器装置150中的坏的存储块，即不能令人满意地进一步使用的存储块，并且对坏的存储块执行坏块管理，当存储器装置150是闪速存储器，例如NAND闪速存储器时，在写入操作期间，例如在程序操作期间，由于NAND逻辑功能的特性，可能出现程序故障。在坏块管理操作期间，程序故障的存储块或者坏的存储块的数据可以被编程到新的存储块中。由于程序故障的坏块可能使存储器装置150的利用效率和存储器系统110的可靠性严重变坏。因此，为了消除这些担忧，可靠的坏块管理可以包括在处理器134中。

图2示出根据本发明的实施例的图1的存储器系统110的存储器装置150。

参照图2，存储器装置150可以包括多个存储块，例如第零至第(N-1)块210至240。多个存储块210至240中的每一个可以包括多个页面，例如2^M个页面(2^MPAGES)，本发明并不局限于此。多个页面中的每一页面可以包括多个存储单元，多个字线可以电联结到所述多个存储单元。

根据可以被存储在包含在存储块中的每个存储单元中的位的数量或者用包含在存储块中的每个存储单元表示的位的数量，存储块可以是单层单元(SLC)存储块或者多层单元(MLC)存储块。SLC存储块可以包括包含多个存储器单元的多个页面，每个存储器单元能够存储1位数据。MLC存储块可以包括包含多个存储器单元的多个页面，每个存储器单元能够存储多位数据，例如，两位或者更多位的数据。包括用多个存储单元实现的多个页面的MLC存储块，其中每个存储单元能够储存三位数据，可以称为三层单元(TLC)存储块。

多个存储块210至240中的每一个都可以在写入操作期间存储由主机装置102提供的数据，并且可以在读取操作期间向主机102提供存储的数据。

图3是示出图1所示的多个存储块152至156中的一个存储块的电路图。

参照图3，存储器装置150的存储块152，例如存储块152，可以包括电联结到各个位线BL0至BLm-1的多个单元串340。每个单元串340可以包括至少一个漏极选择晶体管DST、至少一个源极选择晶体管SST和在漏极和源极选择晶体管DST和SST之间串联电联结的多个存储器单元或者多个存储器单元晶体管MC0至MCn-1。各个存储器单元MC0至MCn-1可以由单层单元(SLC)配置，每个单层单元存储单个位的数据信息。各个存储器单元MC0至MCn-1可以由多层单元(MLC)配置，每个多层单元存储多个位的数据信息。串340分别可以电联结到对应的位线BL0至BLm-1。仅供参考，在图3中，‘DSL’表示漏极选择线，‘SSL’表示源极选择线，和‘CSL’表示共源极线。

虽然作为示例，图3示出由NAND闪速存储器单元配置的存储块152，但是应当注意，存储器装置150的存储块152并不局限于NAND闪速存储器并且可以由NOR闪速存储器、结合至少两种类型的存储器单元的混合闪速存储器、或者在存储器芯片内安装控制器的one-NAND闪速存储器实现。半导体装置的操作特性不仅可以应用于电荷存储层由导电浮栅配置的闪速存储器装置，而且可以应用于电荷存储层由电介质层配置的电荷撷取闪存(CTF)。

存储器装置150的电压发生器310可以提供根据操作模式待被供应至各个字线的字线电压，例如程序电压、读取电压和通过电压，以及待被供应至体材料(bulks)的电压，所述体材料例如其中形成有存储单元的阱区。电压发生器310可以在控制电路(未显示)的控制下，执行电压产生操作。电压发生器310可以产生多个可变读取电压以产生多个读取数据，在控制电路的控制下选择一个存储块或者存储器单元阵列的扇区，从选择的存储块中选择一个字线，并且将字线电压提供给选择的字线和未选择的字线。

存储器装置150的读取/写入电路320可以被控制电路控制，并且根据操作模式可以用作读取放大器或者写入驱动器。在验证/正常读取操作期间，读取/写入电路320可以用作用于从存储器单元阵列读取数据的读取放大器。而且，在程序操作期间，读取/写入电路320可以用作写入驱动器，该写入驱动器根据存储在存储器单元阵列中的数据驱动位线。读取/写入电路320可以在程序操作期间，从缓冲器(未显示)接收要被写入存储器单元阵列中的数据，并且可以根据输入的数据驱动位线。为了这个目的，读取/写入电路320可以包括与各个列(或者位线)或者列对(或者位线对)相对应的多个页面缓冲器322、324、和326。多个锁存器(未显示)也可以包括在页面缓冲器322、324和326的每个中。

图4至11是示出存储器装置150的各种实施例的原理图。

图4是示出图1所示的存储器装置150的多个存储块152至156的实例的方框图。

参照图4，存储器装置150可以包括多个存储块BLK0至BLKN-1。存储块BLK0至BLKN-1的每个可以以三维(3D)结构或者竖直结构实现。各个存储块BLK0至BLKN-1可以包括在第一至第三方向上延伸的结构，例如，x轴、y轴和z轴方向。

各个存储块BLK0至BLKN-1可以包括在第二方向上延伸的多个NAND串NS。多个NAND串NS可以设置在第一方向和第三方向上。每个NAND串NS可以电联结到位线BL，至少一个源极选择线SSL，至少一个接地选择线GSL，多个字线WL，至少一个伪字线DWL和共源极线CSL。即，各个存储块BLK0至BLKN-1可以电联结到多个位线BL，多个源极选择线SSL，多个接地选择线GSL，多个字线WL，多个伪字线DWL和多个共源极线CSL。

图5是图4所示的多个存储块BLK0至BLKN-1的一个存储块BLKi的立体图。图6是沿图5所示的存储块BLKi的线I-I’截取的截面图。

参照图5和图6，存储块BLKi可以包括在第一至第三方向上延伸的结构。

可以设置基底5111。基底5111可以包括掺杂有第一类型杂质的硅材料。基底5111可以包括掺杂有p类型杂质的硅材料或者可以是p型阱(p-type well)，例如穴p阱(pocket p-well)，并且包括围绕p型阱的n型阱(n-type well)。虽然假设基底5111是p型硅，但是应当注意，基底5111不局限于p型硅。

在第一方向上延伸的多个掺杂区域5311至5314可以设置在基底5111上方。多个掺杂区域5311至5314可以包含不同于基底5111的第二类型的杂质。多个掺杂区域5311至5314可以掺杂有n型杂质。虽然这里假设第一至第四掺杂区域5311至5314是n型，但是应当注意第一至第四掺杂区域5311至5314不局限于n型。

在第一和第二掺杂区域5311和5312之间的基底5111的上方的区域中，在第一方向上延伸的多个介电材料5112可以在第二方向上连续提供。介电材料5112和基底5111可以在第二方向上彼此隔开预定距离。介电材料5112可以在第二方向上彼此隔开了预定距离。介电材料5112可以包括诸如二氧化硅的介电材料。

在第一和第二掺杂区域5311和5312之间的基底5111上方的区域中，可以设置在第一方向上连续布置并且在第二方向上穿过介电材料5112的多个柱5113。多个柱5113可以分别穿过介电材料5112并且可以与基底5111电联结。每个柱5113可以由多种材料配置。每个柱5113的表面层5114可以包括掺杂有第一类型杂质的硅材料。每个柱5113的表面层5114可以包括掺杂有与基底5111相同类型的杂质的硅材料。虽然这里假设每个柱5113的表面层5114可以包括p型硅，但是每个柱5113的表面层5114不局限于p型硅。

每个柱5113的内层5115可以由介电材料形成。每个柱5113的内层5115可以由诸如二氧化硅的介电材料填充。

在第一和第二掺杂区域5311和5312之间的区域中，介电层5116可以沿着介电材料5112、柱5113和基底5111的暴露表面设置。介电层5116的厚度可以小于介电材料5112之间的距离的一半。换句话说，可以设置除了介电材料5112和介电层5116之外的材料的区域，可以设置在(i)介电层5116和(ii)介电层5116之间，其中(i)介电层5116设置在介电材料5112的第一介电材料的底部表面的上方，(ii)介电层5116设置在介电材料5112的第二介电材料的顶部表面的上方。介电材料5112位于第一介电材料的下面。

在第一和第二掺杂区域5311和5312之间的区域中，传导材料5211至5291可以设置在介电层5116的暴露表面的上方。在第一方向上延伸的传导材料5211可以设置在与基底5111邻接的介电材料5112与基底5111之间。例如，在第一方向上延伸的传导材料5211可以设置在(i)介电层5116和(ii)介电层5116之间，其中(i)介电层5116设置在基底5111上方，(ii)介电层5116设置在与基底5111邻接的介电材料5112的底部表面的上方。

在第一方向上延伸的传导材料可以设置在(i)介电层5116和(ii)介电层5116之间，其中(i)介电层5116设置在介电材料5112的一个的顶部表面的上方；(ii)介电层5116设置在介电材料5112的另一个介电材料的底部表面的下方，该另一个介电材料设置在特定介电材料5112的上方。在第一方向上延伸的传导材料5221至5281可以设置在介电材料5112之间。在第一方向上延伸的传导材料5291可以设置在最高处介电材料5112的上方。在第一方向上延伸的传导材料5211至5291可以是金属材料。在第一方向上延伸的传导材料5211至5291可以是诸如多晶硅的传导材料。

在第二和第三掺杂区域5312和5313之间的区域中，可以设置与第一和第二掺杂区域5311和5312之间的结构相同的结构。例如，在第二和第三掺杂区域5312和5313之间的区域中，可以设置：在第一方向上延伸的多个介电材料5112，在第一方向上连续布置并且在第二方向上穿过多个介电材料5112的多个柱5113，设置在多个介电材料5112和多个柱5113的暴露表面的上方的介电层5116，以及在第一方向上延伸的多个传导材料5212至5292。

在第三和第四掺杂区域5313和5314之间的区域中，可以设置与第一和第二掺杂区域5311和5312之间的结构相同的结构。例如，在第三和第四掺杂区域5313和5314之间的区域中，可以设置：在第一方向上延伸的多个介电材料5112，在第一方向上连续布置且在第二方向上穿过多个介电材料5112的多个柱5113，设置在多个介电材料5112和多个柱5113的暴露表面的上方的介电层5116，以及在第一方向上延伸的多个传导材料5213至5293。

漏极5320可以分别设置在多个柱5113的上方。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n型杂质的硅材料。虽然为了方便起见，假设漏极5320包括n型硅，但是应当注意，漏极5320不局限于n型硅。例如，每个漏极5320的宽度可以大于每个对应的柱5113的宽度。每个漏极5320可以以垫(pad)的形状设置在每个对应的柱5113的顶部表面上方。

在第三方向上延伸的传导材料5331至5333可以设置在漏极5320的上方。传导材料5331至5333可以沿着第一方向以规则间隔隔开。每个传导材料5331至5333可以与在第三方向上沿着相同的行设置的对应柱区域的漏极5320电联结。每个传导材料5331至5333可以通过接触插头(未显示)与在第三方向上沿着相同的行设置的对应柱区域的漏极电联结。每个传导材料5331至5333可以是或者包含金属材料。每个传导材料5331至5333可以是诸如多晶硅的传导材料。

在图5和图6中，各个柱5113可以与在第一方向上延伸的介电层5116以及传导材料5211至5291、5212至5292和5213至5293一起形成串。各个柱5113可以与在第一方向上延伸的介电层5116以及传导材料5211至5291、5212至5292和5213至5293一起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。

图7是图6所示的晶体管结构TS的放大截面图。

参照图7，在图6所示的晶体管结构TS中，介电层5116可以包括第一至第三副介电层5117、5118和5119。

在每个柱5113中的p型硅的表面层5114可以用作主体。与柱5113邻接的第一副介电层5117可以用作隧道介电层，并且可以包括热氧化层。

第二副介电层5118可以用作电荷存储层。第二副介电层5118可以用作电荷捕获层并且可以包括氮化物层或者金属氧化物层，例如氧化铝层、二氧化铪层等等。

与传导材料5233邻近的第三副介电层5119可以用作阻断介电层。与在第一方向上延伸的传导材料5233邻接的第三副介电层5119可以形成为单层或者多层。第三副介电层5119可以是高介电常数的介电层，例如氧化铝层、二氧化铪层等等，其介电常数大于第一和第二副介电层5117和5118。

传导材料5233可以用作门或者控制门。即，门或者控制门5233、阻断介电层5119、电荷存储层5118、隧道介电层5117和主体5114可以形成晶体管或者存储器单元晶体管结构。例如，第一至第三副介电层5117至5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了方便起见，在每个柱5113中的p型硅的表面层5114将被称为第二方向上的主体。

存储块BLKi可以包括多个柱5113。即，存储块BLKi可以包括多个NAND串NS。详细地，存储块BLKi可以包括在第二方向上或者在垂直于基底5111的方向上延伸的多个NAND串NS。

每个NAND串NS可以包括在第二方向上设置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个可以用作串源极晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个可以用作接地选择晶体管GST。

门或者控制门可以与在第一方向上延伸的传导材料5211至5291、5212至5292和5213至5293对应。换句话说，门或者控制门可以在第一方向上延伸并且形成字线和至少两个选择线，至少一个源极选择线SSL和至少一个接地选择线GSL。

在第三方向上延伸的传导材料5331至5333可以电联结到NAND串NS的一端。在第三方向上延伸的传导材料5331至5333可以用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可以电联结到一个位线BL。

在第一方向上延伸的第二类型掺杂区域5311至5314可以设置到NAND串NS的另一端。在第一方向上延伸的第二类型掺杂区域5311至5314可以用作共源极线CSL。

即，存储块BLKi可以包括在垂直于基底5111的方向上延伸的多个NAND串NS，并且可以用作例如电荷捕获类型存储器的NAND闪速存储器块，其中多个NAND串NS电联结到一个位线BL。

虽然在图5至图7中示出在第一方向上延伸的传导材料5211至5291、5212至5292和5213至5293设置为9层，但是应当注意，在第一方向上延伸的传导材料5211至5291、5212至5292和5213至5293不局限于设置为9层。例如，在第一方向上延伸的传导材料可以设置为8层、16层或者任何多层。换句话说，在一个NAND串NS中，晶体管的数量可以是8、16或更多。

虽然图5至图7示出3个NAND串NS电联结到一个位线BL，但是应当注意，实施例不局限于具有电联结到一个位线BL的3个NAND串NS。在存储块BLKi中，m个NAND串NS可以电联结到一个位线BL，m为正整数。根据电联结到一个位线BL的NAND串NS的数量，也可以控制在第一方向上延伸的传导材料5211至5291、5212至5292和5213至5293的数量以及共源极线5311至5314的数量。

此外，虽然图5至图7示出3个NAND串NS电联结到在第一方向上延伸的一个传导材料，但是应当注意，实施例不局限于具有电联结到在第一方向上延伸的一个传导材料的3个NAND串NS。例如，n个NAND串NS可以电联结到在第一方向上延伸的一个传导材料，n为正整数。根据电联结到在第一方向上延伸的一个传导材料的NAND串NS的数量，也可以控制位线5331至5333的数量。

图8是示出具有参照图5至图7所述的第一结构的存储块BLKi的等效电路图。

参照图8，在具有第一结构的存储块BLKi中，NAND串NS 11至NS 31可以设置在第一位线BL1和共源极线CSL之间。第一位线BL1可以对应于在第三方向上延伸的图5和图6的传导材料5331。NAND串NS 12至NS 32可以设置在第二位线BL2和共源极线CSL之间。第二位线BL2可以对应于在第三方向上延伸的图5和图6的传导材料5332。NAND串NS 13至NS 33可以设置在第三位线BL3和共源极线CSL之间。第三位线BL3可以对应于在第三方向上延伸的图5和图6的传导材料5333。

每个NAND串NS的源极选择晶体管SST可以电联结到对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电联结到共源极线CSL。存储器单元MC可以设置在每个NAND串NS的源极选择晶体管SST和接地选择晶体管GST之间。

在这个实例中，NAND串NS可以由行和列的单元定义并且电联结到一个位线的NAND串NS可以形成一列。电联结到第一位线BL1的NAND串NS 11至NS 31可以对应于第一列，电联结到第二位线BL2的NAND串NS 12至NS 32可以对应于第二列，并且电联结到第三位线BL3的NAND串NS 13至NS 33可以对应于第三列。电联结到一个源极选择线SSL的NAND串NS可以形成一行。电联结到第一源极选择线SSL1的NAND串NS 11至NS 13可以形成第一行，电联结到第二源极选择线SSL2的NAND串NS 21至NS 23可以形成第二行，并且电联结到第三源极选择线SSL3的NAND串NS 31至NS 33可以形成第三行。

在每个NAND串NS中，可以定义高度。在每个NAND串NS中，与接地选择晶体管GST邻近的存储器单元MC1的高度可以具有值‘1’。在每个NAND串NS中，当从基底5111测量时，存储器单元的高度可以随着存储器单元接近源极选择晶体管SST而增加。在每个NAND串NS中，与源极选择晶体管SST邻近的存储器单元MC6的高度可以是7。

在相同行中的NAND串NS的源极选择晶体管SST可以共用源极选择线SSL。在不同的行中的NAND串NS的源极选择晶体管SST可以分别电联结到不同的源极选择线SSL1、SSL2和SSL3。

在相同行上的NAND串NS的相同高度处的存储器单元可以共用字线WL。即，在相同高度处，电联结到不同行中的NAND串NS的存储器单元MC的字线WL可以被电联结。在相同行的NAND串NS中的相同高度处的伪存储器单元DMC可以共用伪字线DWL。即，在相同高度或者水平处，电联结到不同行中的NAND串NS的伪存储器单元DMC的伪字线DWL可以被电联结。

位于相同水平或者高度或者层的字线WL或者伪字线DWL在可以设置在第一方向上延伸的传导材料5211至5291、5212至5292和5213至5293的层处可以彼此电联结。在第一方向上延伸的传导材料5211至5291、5212至5292和5213至5293可以通过接触部共同电联结到上层。在上层，可以电联结在第一方向上延伸的传导材料5211至5291、5212至5292和5213至5293。换句话说，在相同行中的NAND串NS的接地选择晶体管GST可以共用接地选择线GSL。此外，在不同行中的NAND串NS的接地选择晶体管GST可以共用接地选择线GSL。即，NAND串NS11至NS13、NS21至NS23和NS31至NS33可以电联结到接地选择线GSL。

共源极线CSL可以电联结到NAND串NS。在基底5111上方的有源区域上方，第一至第四掺杂区域5311至5314可以被电联结。第一至第四掺杂区域5311至5314可以通过接触部电联结到上层，并且在上层处，可以电联结第一至第四掺杂区域5311至5314。

即，如图8所示，可以电联结相同高度或者水平的字线WL。因此，当选择具体高度处的字线WL时，可以选择电联结到该字线WL的全部NAND串NS。在不同行中的NAND串NS可以电联结到不同的源极选择线SSL。因此，在电联结到相同字线WL的NAND串NS之中，通过从源极选择线SSL1至SSL3中选择一个，在未选择的行中的NAND串NS可以与位线BL1至BL3电隔离。换句话说，通过从源极选择线SSL1至SSL3中选择一个，可以选择一行NAND串NS。而且，通过从位线BL1至BL3中选择一个，选择的行中的NAND串NS可以在列的单元中选择。

在每个NAND串NS中，可以设置伪存储器单元DMC。在图8中，伪存储器单元DMC可以设置在每个NAND串NS中的第三存储器单元MC3和第四存储器单元MC4之间。即，第一至第三存储器单元MC1至MC3可以设置在伪存储器单元DMC和接地选择晶体管GST之间。第四至第六存储器单元MC4至MC6可以设置在伪存储器单元DMC和源极选择晶体管SST之间。每个NAND串NS的存储器单元MC可以通过伪存储器单元DMC分成存储器单元群。在分开的存储器单元群中，与接地选择晶体管GST邻近的存储器单元，例如MC1至MC3，可以称为下位存储器单元群，并且与源极串选择晶体管SST邻近的存储器单元，例如MC4至MC6，可以称为上位存储器单元群。

在下文中，将参照图9至图11进行详细说明，图9至图11示出根据用不同于第一结构的3D非易失性存储器装置实现的实施例的存储器系统中的存储器装置。

图9是示意性示出用3D非易失性存储器装置实现的存储器装置的立体图，并且示出图4的多个存储块中的存储块BLKj，其中3D非易失性存储器装置不同于如参照图5至图8所述的第一结构。图10是沿着图9的线VII-VII’截取的存储块BLKj的截面图。

参照图9和图10，存储块BLKj可以包括在第一至第三方向上延伸的结构。

可以设置基底6311。例如，基底6311可以包括掺杂有第一类型杂质的硅材料。例如，基底6311可以包括掺杂有p型杂质的硅材料或者可以是p型阱，例如穴p阱，并且包括围绕p型阱的n型阱。虽然为了方便起见，在所述的实施例中，假设基底6311是p型硅，但是应当注意，基底6311不局限于p型硅。

在x轴方向和y轴方向上延伸的第一至第四传导材料6321至6324可以设置在基底6311上方。第一至第四传导材料6321至6324可以在z轴方向上分离预定距离。

在x轴方向和y轴方向上延伸的第五至第八传导材料6325至6328可以设置在基底6311上方。第五至第八传导材料6325至6328可以在z轴方向上分离预定距离。第五至第八传导材料6325至6328可以在y轴方向上与第一至第四传导材料6321至6324分离。

多个下位柱DP可以穿过第一至第四传导材料6321至6324。每个下位柱DP可以在z轴方向上延伸。而且，多个上位柱UP可以穿过第五至第八传导材料6325至6328。每个上位柱UP可以在z轴方向上延伸。

下位柱DP和上位柱UP的每个可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的通道。表面层6363可以包括阻断介电层、电荷存储层和隧道介电层。

下位柱DP和上位柱UP可以通过管门PG电联结。管门PG可以设置在基底6311中。例如，管门PG可以包括与下位柱DP和上位柱UP所采用的材料相同的材料。

在x轴和y轴方向上延伸的第二类型的掺杂材料6312可以设置在下位柱DP上方。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可以用作共源极线CSL。

漏极6340可以设置在上位柱UP的上方。漏极6340可以包括n型硅材料。在y轴方向上延伸的第一和第二上位传导材料6351和6352可以设置在漏极6340上方。

第一和第二上位传导材料6351和6352可以在x轴方向上分离。第一和第二上位传导材料6351和6352可以由金属形成。第一和第二上位传导材料6351和6352与漏极6340可以通过接触插头电联结。第一和第二上位传导材料6351和6352可以分别用作第一和第二位线BL1和BL2。

第一传导材料6321可以用作源极选择线SSL，第二传导材料6322可以用作第一伪字线DWL1，并且第三和第四传导材料6323和6324可以分别用作第一和第二主要字线MWL1和MWL2。第五和第六传导材料6325和6326可以分别用作第三和第四主要字线MWL3和MWL4，第七传导材料6327可以用作第二伪字线DWL2，并且第八传导材料6328可以用作漏极选择线DSL。

下位柱DP和与下位柱DP邻近的第一至第四传导材料6321至6324可以形成下位串。上位柱UP和与上位柱UP邻近的第五至第八传导材料6325至6328可以形成上位串。下位串和上位串可以通过管门PG电联结。下位串的一端可以电联结到用作共源极线CSL的第二类型的掺杂材料6312。上位串的一端可以通过漏极6340电联结到对应的位线。一个下位串和一个上位串可以形成在用作共源极线CSL的第二类型的掺杂材料6312和用作位线BL的上位传导材料层6351和6352中对应的一个之间电联结的一个单元串。

即，下位串可以包括源极选择晶体管SST、第一伪存储器单元DMC1以及第一和第二主存储器单元MMC1和MMC2。上位串可以包括第三和第四主存储器单元MMC3和MMC4、第二伪存储器单元DMC2以及漏极选择晶体管DST。

在图9和图10中，上位串和下位串可以形成NAND串NS，并且NAND串NS可以包括多个晶体管结构TS。由于上面参照图7详细描述了包括在图9和图10中的NAND串NS中的晶体管结构，因此这里将省略其详细说明。

图11是示出具有如上参照图9和图10所述的第二结构的存储块BLKj的等效电路的电路图。为了方便起见，仅示出在第二结构中的存储块BLKj中形成一对的第一串和第二串。

参照图11，在存储器装置150的多个块之中具有第二结构的存储块BLKj中，可以用以限定多个对的方式提供单元串，其中每个单元串用如上参照图9和图10所述的通过管门PG电联结的一个上位串和一个下位串实现。

即，在具有第二结构的某个存储块BLKj中，例如，沿着第一通道CH1(未显示)堆叠的存储器单元CG0至CG31，至少一个源极选择门SSG1以及至少一个漏极选择门DSG1可以形成第一串ST1，并且例如，沿着第二通道CH2(未显示)堆叠的存储器单元CG0至CG31，至少一个源极选择门SSG2以及至少一个漏极选择门DSG2可以形成第二串ST2。

第一串和第二串ST1和ST2可以电联结到相同的漏极选择线DSL和相同的源极选择线SSL。第一串ST1可以电联结到第一位线BL1，并且第二串ST2可以电联结到第二位线BL2。

虽然在图11中描述了第一串和第二串ST1和ST2可以电联结到相同的漏极选择线DSL和相同的源极选择线SSL，但是可以设计不同的布局。例如，在实施例中，第一串和第二串ST1和ST2可以电联结到相同的源极选择线SSL和相同的位线BL，第一串ST1可以电联结到第一漏极选择线DSL1并且第二串ST2可以电联结到第二漏极选择线DSL2。此外，可以设计第一串和第二串ST1和ST2可以电联结到相同的漏极选择线DSL和相同的位线BL，第一串ST1可以电联结到第一源极选择线SSL1并且第二串ST2可以电联结到第二源极选择线SSL2。

在下文中，参照图12至15将详细描述对于根据本发明的实施例的存储器系统中的存储器装置的用于数据处理的操作，特别地，例如诸如数据写入操作的数据编程操作。

图12是示出根据本发明的实施例的适用于执行用于多个存储器装置的垃圾收集操作的存储器系统的图。

参照图12，存储器系统110可以包括控制器130和多个存储器装置150_0至150_3。以供参考，图12所示的存储器系统110可以对应于图1中所示的存储器系统110。多个存储器装置150_0至150_3可以通过公用通道CH联结到控制器130。

存储器装置150_0至150_3的每个可以包括如上所述的多个存储块。存储器装置150_0至150_3的每个可以对应于半导体管芯。例如，图12示出存储器系统110可以包括四个半导体管芯，即管芯0(Die_0)至管芯3(Die_3)，但是应当注意，本发明并不局限于此。

控制器130可以响应于从主机102输入的命令CMD和地址ADD，将从主机102输入的数据存储到存储器装置150_0至150_3中或者将存储在存储器装置150_0至150_3中的数据输出到主机102。在实施例中，控制器130的存储器144可以作为缓冲存储器操作，并且暂时存储从主机102输入的且要被存储在存储器装置150_0至150_3中的数据，或者从存储器装置150_0至150_3读取的且要被输出到主机102的数据。

在本发明的实施例中，控制器130可以对存储器装置150_0至150_3执行垃圾收集操作。除了可以通过控制器130执行的其它操作之外，例如从主机102传输的写入或者读取请求，还可以执行垃圾收集操作。

垃圾收集操作可以包括从存储器装置150_0至150_3的多个存储块选择牺牲块，将存在于牺牲块的有效页面的数据复制到目标块中，并且擦除牺牲块。

多个存储器装置150_0至150_3可以通过公用通道CH共用控制器130的存储器144。在存储器装置的牺牲块内的有效页面的数据可以通过通道CH存储在存储器144中，于是从存储器144复制到相同存储器装置的目标块中。多个存储器装置150_0至150_3可以利用作为缓冲存储器的控制器130的存储器144执行垃圾收集操作。即，牺牲块的一个或更多的有效页面的数据可以被写入缓冲存储器，于是缓冲存储器中的写入数据可以从该缓冲存储器读取并且被传送以被存储到目标块中。如需要，数据可被存储在目标块中的一个或更多页面中。通过包括在控制器130中的缓冲管理器可以控制将一个或更多有效页面的数据写入缓冲存储器的操作和从缓冲存储器读取一个或更多有效页面的数据的操作。将参照图13更详细地描述采用缓冲管理器的这种操作。

现在参照图13，根据本发明的实施例的控制器130可以包括缓冲管理器1310和缓冲存储器1330。缓冲管理器1310和缓冲存储器1330可以分别对应于图12的处理器134和存储器144。但是，本发明并不局限于此。例如，缓冲管理器1310和/或缓冲存储器1330可以实现为与控制器130的处理器134和存储器144不同的单元。缓冲管理器1310和/或缓冲存储器1330可以安装在控制器130中特别用于执行垃圾收集操作。缓冲管理器1310可以作为控制器130的处理器134的一部分，同样地，缓冲存储器1330可以作为控制器130的存储器144的部分。

缓冲管理器1310可以将缓冲存储器1330的存储容量与从存储器装置150_0至150_3输入的数据DATA的块大小进行比较，并且基于比较结果分配用于数据DATA的缓冲存储器1330的区域，以便确保数据DATA的完整。缓冲管理器1310可以检查输入到缓冲存储器1330的数据DATA的块大小，并且连续分配用于数据DATA的缓冲存储器1330的对应区域。缓冲管理器1310可以接收关于输入到缓冲存储器1330的数据DATA的块大小的信息Size_CH，并且生成用于控制缓冲存储器1330的写入和读取操作的控制信号CTRL。

例如，缓冲管理器1310可以在数据DATA之中，将具有对应于其存储容量的块大小的第一数据，分配给缓冲存储器1330，并且控制对于第一数据的写入/读取操作。当完成用于第一数据的写入/读取操作时，在剩余数据之中，缓冲管理器1310将具有对应于其存储容量的块大小的第二数据，再分配给缓冲存储器1330，并且控制对于第二数据的写入/读取操作。缓冲管理器可以重复再分配剩余数据并且控制对于再分配数据的写入/读取操作的操作，直到包括在牺牲块中的有效页面的所有数据通过缓冲存储器1330被复制到目标块中。

根据本发明的实施例的缓冲管理器1310可以包括控制逻辑1350和寄存器1370。控制逻辑1350可以检查数据DATA的块大小，并且分配用于数据DATA的缓冲存储器1330的对应区域。此外，控制逻辑1350可以控制对于缓冲存储器1330的分配区域的写入/读取操作。寄存器1370可以接收并且存储控制逻辑1350的操作参数。寄存器1370可以存储有关缓冲存储器1330的分配区域的信息和/或有关用于分配区域的写入/读取操作的信息。

根据本发明的实施例，将参照图14更详细地描述缓冲存储器1330的操作。

参照图14，控制器130可以从多个存储器装置150_0至150_3选择需要垃圾收集操作的存储器装置。这可以包括从选择的存储装置的多个存储块中选择至少一个牺牲块。控制器130于是可以将至少一个牺牲块内的有效页面的数据从选择的存储器装置发送到缓冲存储器1330。控制器130可以从多个存储器装置150_0至150_3同时选择两个或更多存储器装置，用于执行垃圾收集操作。根据图14的实施例，控制器130可以同时选择例如第一和第三存储器装置150_0和150_2用于执行垃圾收集操作，但是本发明并不局限于此。

根据图14的实施例，缓冲管理器1310可以检查分别从第一和第三存储器装置150_0和150_2接收的数据块DATA0和DATA2的块大小，并且为数据DATA0和DATA2分配缓冲存储器1330的足够区域。于是，可以在分配的区域上执行用于数据DATA0/DATA2的写入/读取操作。此时，缓冲管理器1310可以将缓冲存储器1330的区域连续分配给数据DATA0/DATA2，因此缓冲存储器1330的有限存储区域可以被第一和第三存储器装置150_0和150_2共用并且用于垃圾收集操作。

例如，当如图14所示，具有128KB的存储容量的缓冲存储器1330用于对第一和第三存储器装置150_0和150_2执行垃圾收集操作时，存储在第一和第三存储器装置150_0和150_2的有效页面的每个中的数据可以具有96KB的大小，并且因此数据DATA0/DATA2的总和可能超过缓冲存储器1330的存储容量。在这种情况下，缓冲管理器1310可以为第一存储器装置150_0的有效页面的数据DATA0分配缓冲存储器1330的第一区域，并且为第三存储器装置150_2的有效页面的部分数据DATA2分配缓冲存储器1330的剩余区域。即，由于缓冲存储器1330的剩余区域不足够大以同时容纳数据DATA2的数据，因此控制器可以以顺序方式分配数据DATA2，例如时间延迟方式。控制器130可以以首先从可以利用缓冲存储器1330的可用区域存储的数据开始并且随着缓冲存储器1330的更多区域变成可用的，继续剩余数据的顺序方式分配DATA2。

缓冲管理器1310可以控制对于缓冲存储器1330的一个以上分配区域的写入/读取操作。当完成对于一个以上分配区域的写入/读取操作时或者当执行对于一个以上分配区域的垃圾收集操作时，缓冲管理器1310可以对于第三存储器装置150_2的有效页面的数据DATA2的剩余部分和新输入的数据DATAn再分配缓冲存储器1330的区域，并且控制对于再分配区域的写入/读取操作。

根据本发明的实施例，在垃圾收集操作期间，多个存储器装置在共用具有最小型存储容量的缓冲存储器的同时复制有效页面的数据。因此，可以有效设计存储器系统的布局，而无需用于每个存储器装置或者每个通道的附加存储空间。因此，可以减少包括多个存储器装置的存储器系统的空间/区域。

此外，为共用缓冲存储器分配数据以及写入和读取分配的数据的操作可以通过缓冲管理器被控制。即，由于缓冲管理器检查数据处理操作是否完成并且确保数据的完整，因此固件不需要通过数据描述符分别检查数据处理，同时处理命令。因此，由于固件可以仅将必要的命令传送到存储器装置而无需检查数据处理操作是否完成，因此可以减少控制器的负载，并且因此可以提高存储器系统的性能。

尽管为了说明的目的已经描述了各种实施例，但是对于本领域的技术人员显而易见的是，在不背离权利要求所限定的本发明的精神和范围的情况下可以进行各种改变和修改。