非易失性存储器装置、存储器系统及操作它们的方法与流程

本申请要求于2015年12月4日在韩国知识产权局提交的韩国专利申请No.10-2015-0172662的优先权，该申请的公开以引用方式全文并入本文中。

技术领域

本发明构思涉及非易失性存储器装置、包括该非易失性存储器装置的存储器系统、操作该非易失性存储器装置的方法以及操作该存储器系统的方法。

背景技术：

将存储数据的存储器装置分为易失性存储器装置或者非易失性存储器装置。作为非易失性存储器装置的示例，将闪速存储器装置用于移动电话、数码相机、个人数字助理(PDA)、便携式计算机装置、计算机装置和其它装置中。

技术实现要素：

根据示例性实施例，提供了如下一种操作包括三维(3D)存储器单元阵列的非易失性存储器装置的方法。利用第一读电压电平对连接至第一字线的第一存储器单元执行第一读操作。如果第一读操作失败，则对第一存储器单元执行读重试操作，以将读重试电压电平设为第二读电压电平。基于第一读电压电平与第二读电压电平之间的差来确定读偏移表。读偏移表存储多个读电压偏移。利用通过利用读偏移表确定的第三读电压电平对连接至第二字线的第二存储器单元执行第二读操作。

根据本发明构思的示例性实施例，提供了如下一种操作存储器系统的方法，所述存储器系统包括具有3D存储器单元阵列的非易失性存储器装置和被构造为控制非易失性存储器装置的存储器控制器。利用第一读电压电平对连接至第一字线的第一存储器单元执行第一读操作。如果第一读操作失败，则利用读重试电压对第一存储器单元执行读重试操作。在读重试操作中，读重试电压设为第二读电压电平。存储器控制器基于第一读电压电平与第二读电压电平之间的差来确定读偏移表。读偏移表存储多个读电压偏移。存储器控制器将从读偏移表的所述多个读电压偏移中选择的读电压偏移发送至非易失性存储器装置。选择的读电压偏移对应于第二字线。利用选择的读电压偏移对连接至第二字线的第二存储器单元执行第二读操作。

根据本发明构思的示例性实施例，提供了一种操作存储器系统的方法，所述存储器系统包括具有3D存储器单元阵列的非易失性存储器装置和被构造为控制非易失性存储器装置的存储器控制器。利用第一读电压电平对连接至第一字线的第一存储器单元执行第一读操作。如果第一读操作失败，则利用读重试电压对第一存储器单元执行读重试操作。读重试电压电平设为第二读电压电平。存储器控制器基于第一读电压电平与第二读电压电平之间的差确定读偏移表。读偏移表存储多个读电压偏移。存储器控制器利用读偏移表来确定第三读电压电平。利用第三读电压电平对连接至第二字线的第二存储器单元执行第二读操作。

根据本发明构思的示例性实施例，提供了如下一种非易失性存储器装置。存储器单元阵列包括连接至竖直地堆叠在衬底上的多根字线的多个存储器单元。控制逻辑电路对第一字线执行第一读操作和读重试操作，以根据第一读操作的默认读电压电平与读重试操作的读重试电压电平之间的差来确定读偏移表，并且利用读偏移表对第二字线执行第二读操作。读偏移表存储多个读电压偏移。以多根字线中的预定数量的字线为单位来设置多个读电压偏移中的每一个。

根据本发明构思的示例性实施例，提供了如下一种存储器系统。存储器装置包括连接至竖直地堆叠在衬底上的多根字线的多个存储器单元。存储器控制器对第一字线执行第一读操作和读重试操作，以根据第一读操作的默认读电压电平与读重试操作的读重试电压电平之间的差来确定读偏移表，并且利用读偏移表对第二字线执行第二读操作。读偏移表存储多个读电压偏移。以多根字线中的预定数量的字线为单位来设置多个读电压偏移中的每一个。

根据本发明构思的示例性实施例，提供了如下一种操作包括三维(3D)存储器单元阵列的非易失性存储器装置的方法。对3D存储器单元阵列执行包括第一读操作的多个读操作。在所述多个读操作中，首先利用第一读电压电平对第一字线执行第一读操作。在首先执行第一读操作之后且在其次对第二字线执行第二读操作之前，利用第二读电压电平对第一字线执行读重试操作。基于第一读电压电平和第二字线的读偏移来产生第三读电压电平。利用第三读电压电平来执行第二读操作。

附图说明

通过参照附图详细描述本发明构思的示例性实施例，本发明构思的这些和其它特征将变得更清楚，在附图中：

图1是示出根据本发明构思的示例性实施例的存储器系统的框图；

图2是示出根据本发明构思的示例性实施例的存储器系统的框图；

图3是示出根据本发明构思的示例性实施例的存储器装置的框图；

图4是示出包括在图3的存储器单元阵列中的存储器块的示例的电路图；

图5是图4的存储器块的透视图；

图6显示了示出包括在图3的存储器单元阵列中的存储器单元的初始阈值电压分布和改变后的阈值电压分布的曲线图；

图7A是表示根据本发明构思的示例性实施例的与图4的第一字线相对应的存储器单元的阈值电压分布的一部分的曲线图；

图7B是表示根据本发明构思的示例性实施例的与图4的第二字线相对应的存储器单元的阈值电压分布的一部分的曲线图；

图8是示出相对于图7A和图7B的第二状态分别在不同的保留时间测量的对应的字线的失效位变化的曲线图；

图9是示出相对于图7A和图7B的第二状态分别在不同的读环境下测量的对应的字线的阈值电压分布变化的曲线图；

图10A至图10C是示出与存储在图2的读偏移表存储单元中的读偏移表组相关的信息的图；

图11是示出根据本发明构思的示例性实施例的读偏移表组的图；

图12A和图12B是示出根据本发明构思的示例性实施例的其中NAND串划分为多个组的示例的图；

图13是示出根据本发明构思的示例性实施例的读偏移表组的图；

图14是示出根据本发明构思的示例性实施例的操作存储器装置的方法的流程图；

图15示出了根据本公开的比较例的连接至不同的字线的存储器单元的第一阈值电压分布、第二阈值电压分布和第三阈值电压分布的曲线图；

图16示出了根据本发明构思的示例性实施例的连接至不同的字线的存储器单元的第一阈值电压分布、第二阈值电压分布和第三阈值电压分布的曲线图；

图17是更详细地示出根据本发明构思的示例性实施例的操作存储器装置的方法的流程图；

图18是示出根据本发明构思的示例性实施例的操作存储器系统的方法的流程图；

图19是示出根据本发明构思的示例性实施例的操作存储器系统的方法的流程图；

图20是示出根据本发明构思的示例性实施例的存储器系统的框图；

图21是示出根据本发明构思的示例性实施例的存储器系统的框图；

图22是示出根据本发明构思的示例性实施例的操作存储器系统的方法的流程图；

图23是示出根据本发明构思的示例性实施例的存储器系统的框图；以及

图24是示出根据本发明构思的示例性实施例的操作存储器系统的方法的流程图。

具体实施方式

图1是示出根据本发明构思的示例性实施例的存储器系统10的框图。

参照图1，存储器系统10可包括存储器装置100和存储器控制器200，并且存储器装置100可包括存储器单元阵列110和控制逻辑电路120。响应于来自主机的读/写请求，存储器控制器200可控制存储器装置100读取存储在存储器装置100中的数据或者将数据写入至存储器装置100。例如，存储器控制器200可为存储器装置100提供地址ADDR、命令CMD和控制信号CTRL，以控制对于存储器装置100的编程(写)操作、读操作或擦除操作。此外，可在存储器控制器200与存储器装置100之间交换用于编程操作的数据和读取的数据。

存储器单元阵列110可包括多个存储器单元。例如，所述多个存储器单元中的每一个可为闪速存储器单元。下面，在本发明构思的实施例中，将描述所述多个存储器单元中的每一个是NAND闪速存储器单元。然而，本发明构思的实施例不限于此。作为另一实施例，所述多个存储器单元中的每一个可为诸如电阻式随机存取存储器(ReRAM)单元的电阻式存储器单元、相变RAM(PRAM)单元或磁性RAM(MRAM)单元。

在一些实施例中，存储器单元阵列110可包括二维(2D)存储器单元阵列，其包括沿着行方向和列方向排列的多个串。在一些实施例中，存储器单元阵列110可包括三维(3D)存储器单元阵列，其包括多个NAND串。所述NAND串中的每一个可包括连接至竖直地堆叠在衬底上的字线的存储器单元。将参照图4和图5描述这一点。

3D存储器单元阵列以单片方式形成在存储器单元的阵列的一个或多个物理层级中，所述存储器单元具有布置在硅衬底上方的有源区域和与这些存储器单元的操作关联的电路，所述关联的电路在所述衬底上方或在所述衬底中均可。术语“单片”意指所述阵列的各层级的层直接布置在所述阵列的各下一层级的层上。

在本发明构思的示例性实施例中，3D存储器单元阵列包括竖直地取向以使得至少一个存储器单元位于另一存储器单元上方的竖直NAND串。所述至少一个存储器单元可包括电荷俘获层。以引用方式并入本文中的以下专利文献描述了用于3D存储器单元阵列的构造，其中3D存储器阵列被构造为多个层级，在各层级之间共享字线和/或位线：美国专利No.7,679,133、No.8,553,466、No.8,654,587、No.8,559,235以及美国专利公开No.2011/0233648。

控制逻辑电路120可利用对于存储器单元的读区段中的第一读电压电平控制对于连接至与读地址相对应的第一字线的第一存储器单元的读操作。这里，第一读电压电平可为基于存储器单元的初始阈值电压分布(例如，图6的61)确定的默认读电压电平。当读操作失败时，控制逻辑电路120可利用第二读电压电平控制对于连接至第一字线的第一存储器单元的读重试操作。这里，第二读电压电平可为基于存储器单元的改变后的阈值电压分布(例如，图6的62)确定的读重试电压电平。

当读重试操作成功时，第二读电压电平可设为对于第一字线的最佳读电压电平。在示例性实施例中，控制逻辑电路120可基于从存储器单元阵列110读取的数据来确定读重试操作是成功还是失败。当读重试操作成功时，控制逻辑电路120可将第二读电压电平设为最佳读电压电平。然而，本发明构思的实施例不限于此。作为另一实施例，存储器控制器200可基于从存储器装置100接收到的数据来确定读重试操作是成功还是失败。当读重试操作成功时，存储器控制器200可将第二读电压电平设为最佳读电压电平。

控制逻辑电路120可利用根据第一读电压电平和第二读电压电平之间的差确定的读偏移表来控制对于连接至与下一读地址相对应的第二字线的第二存储器单元的读操作。这里，读偏移表可以为存储分别对应于字线的读电压偏移的表。分别对应于不同的字线的读电压偏移可彼此不同地存储。这里，对应于第二字线的读电压偏移可表示预定最佳读电压电平与对于第二字线的最佳读电压电平之间的差。这样，控制逻辑电路120可利用通过补偿用于每个字线的阈值电压分布变化(例如，用于每个字线的阈值电压变化)获得的最佳读电压电平来执行对于连接至第二字线的第二存储器单元的读操作。将参照图9至图13详细描述读偏移表。

根据实施例，可基于第一读电压电平与第二读电压电平之间的差和第一字线来选择多个读偏移表之一。可分别在不同的读环境下限定所述多个读偏移表。所述读环境中的每一个可包括保留时间、读扰动或者温度冲击(bump)。然而，根据实施例的读环境不一定限于上述范例。例如，可通过各种环境改变预先定义多个读偏移表。

保留时间可为在存储器单元编程之后在高温或室温下经过的时间，并且可被称作“数据保留时间”。存储器单元的电荷损失可随着保留时间增加而增加，并且字线的电荷损失速度可彼此不同。例如，通过编程操作在电荷存储层中俘获的电子可由于随着时间的流逝出现的再分布现象(例如，诸如向沟道区域放电和通过电荷存储层的转移的各种现象)而减少。这样，存储器单元的阈值电压可降低。在这种情况下，可发生对于存储器单元的阈值电压分布的下降和散布(drooping and spreading)。这里，字线的阈值电压增量可彼此不同。

读扰动可指其中在对于连接至选择的字线的存储器单元重复地执行读操作时，与邻近于选择的字线的字线连接的存储器单元的阈值电压分布发生改变的现象。例如，随着对于连接至选择的字线的存储器单元的读操作的数量增加，连接至邻近的字线的存储器单元的阈值电压可增大。各字线的阈值电压增量可根据相对于选择的字线的距离而变化。

温度冲击可指其中存储器单元的阈值电压分布根据执行高温编程/高温读操作、高温编程/低温读操作、低温编程/高温读操作和低温编程/低温读操作的结果改变的现象。例如，编程操作与读操作之间的温度差越大，存储器单元的阈值电压变化就越大。各字线的阈值电压变化可彼此不同。

在示例性实施例中，可根据保留时间事先定义多个读偏移表。即使未知与读地址相对应的存储器单元的保留时间，也可通过利用基于对于第一字线的第一读电压电平与第二读电压电平之间的差选择的读偏移表来在读电压偏移施加至其它字线的条件下执行读操作。这样，即使未针对各字线执行读重试操作，也能够补偿各字线的阈值电压分布变化。这可意味着存储器装置100的性能提高了。

在示例性实施例中，控制逻辑电路120可选择存储在存储器单元阵列110的部分区域或者控制逻辑电路120的寄存器中的多个读偏移表之一。控制逻辑电路120可通过将选择的读偏移表的对应于第二字线的读电压偏移施加至第一读电压电平来确定第三读电压电平。控制逻辑电路120可执行控制，以将具有确定的第三读电压电平的读电压施加至第二字线。然而，本发明构思的实施例不限于此。作为另一实施例，存储器控制器200可选择所述多个读偏移表之一，并且可为存储器装置100提供选择的读偏移表的与对应于第二字线的读电压偏移相关的信息。

图2是示出根据本发明构思的示例性实施例的存储器系统10a的框图。

参照图2，存储器系统10a可包括存储器装置100和存储器控制器200a。存储器控制器200a可包括读偏移表(ROT)存储单元210、读电平(RL)控制器220和误差校正码(ECC)单元230。根据实施例的存储器系统10a可对应于图1的存储器系统10的范例。参照图1描述的内容可应用于图2的实施例，并且省略对其的重复描述。

读偏移表存储单元210可存储多个读偏移表组，多个读偏移表组中的每一个包括多个读偏移表。例如，可通过缓冲存储器的部分区域实现读偏移表存储单元210。将参照图10A至图10C描述读偏移表组，并且将参照图11至图13描述读偏移表。

读电平控制器220可控制将被施加至与从存储器控制器200接收到的第一地址相对应的第一字线的读电压，以具有第一读电压电平。这里，第一读电压电平可为基于存储器单元的初始阈值电压分布确定的最佳读电压电平。当利用第一读电压电平执行的读操作失败时，读电平控制器220可控制将被施加至第一字线的读电压，以具有第二读电压电平。当利用第二读电压电平执行的读操作成功时，读电平控制器220可将第二读电压电平设为最佳读电压电平。

读电平控制器220可基于第一读电压电平与第二读电压电平之间的差来选择存储在读偏移表存储单元210中的多个偏移表之一。然后，读电平控制器220可从选择的读偏移表中获得读电压偏移，该读电压偏移与对应于从存储器控制器200接收到的第二地址的第二字线相对应。

在示例性实施例中，读电平控制器220可将关于读电压偏移的信息与读命令和第二地址一起发送至存储器装置100。例如，可将关于读电压偏移的信息作为控制信号CTRL提供至存储器装置100。这样，通过将对应的读电压偏移施加至第一读电压电平，存储器装置100可获得第三读电压电平。例如，可通过将读电压偏移加至第一读电压电平获得第三读电压电平。控制逻辑电路120可执行控制以将第三读电压电平施加至第二字线。例如，可执行对于连接至第二字线的存储器单元的读操作。

在示例性实施例中，读电平控制器220可通过将读电压偏移施加至第一读电压电平获得第三读电压电平。读电平控制器220可将关于第三读电压电平的信息与读命令和第二地址一起发送至存储器装置100。例如，可将关于第三读电压电平的信息作为控制信号CTRL提供至存储器装置100。这样，存储器装置100的控制逻辑电路120可执行控制，以将第三读电压电平施加至对应于第二地址的第二字线。例如，可执行对于连接至第二字线的存储器单元的读操作。

ECC单元230可执行对于从存储器装置100接收到的数据的误差校正操作。例如，ECC单元230可利用诸如理德所罗门(RS)码、海明码或者循环冗余校验(CRC)码的算法执行ECC编码处理和ECC解码处理。这里，ECC编码处理可包括基于待编程的数据产生奇偶校验位，并且ECC解码处理可包括：从自存储器装置100读取的数据中检测误差位；以及校正检测到的误差位。例如，ECC单元230可将在对数据编程的过程中产生并且存储的奇偶校验位与在读取数据的过程中产生的奇偶校验位进行比较，并且可基于比较结果检测误差位。ECC单元230可通过执行对于检测到的误差位的逻辑操作(例如，异OR(XOR)操作)来校正误差位。

图3是示出根据本发明构思的示例性实施例的存储器装置100的框图。

参照图3，存储器装置100可包括存储器单元阵列110、控制逻辑电路120、电压产生器130、行解码器140和页缓冲器150。根据实施例的存储器单元阵列110可为图1和图2的存储器单元阵列110的示例，并且控制逻辑电路120可为图1和图2的控制逻辑电路120的示例。然而，存储器装置100的构造不需要限于图3的构造。例如，存储器装置100还可包括诸如数据输入/输出单元的其它元件。

存储器单元阵列110可包括多个存储器单元并且可连接至字线WL和位线BL。例如，存储器单元阵列110可通过字线WL、串选择线SSL和地选择线GSL连接至行解码器140，并且可通过位线BL连接至页缓冲器150。每个存储器单元可存储一个或多个位。例如，每个存储器单元可被用作单级单元、多级单元或三级单元。在示例性实施例中，包括在存储器单元阵列110中的多个存储器块BLK1至BLKz的一部分可被用作单级单元块，并且其余的可被用作多级单元块或者三级单元块。将参照图4和图5描述存储器单元阵列110的详细构造。

控制逻辑电路120可基于从存储器控制器200接收到的命令CMD、地址ADDR和控制信号CTRL输出用于将数据写入至存储器单元阵列110、从存储器单元阵列110读取数据或者擦除存储在存储器单元阵列110中的数据的各种控制信号。例如，控制逻辑电路120可整体控制存储器装置100的各种操作。

可将从控制逻辑电路120输出的各种控制信号提供至电压产生器130、行解码器140和页缓冲器150。例如，控制逻辑电路120可将电压控制信号CTRL_vol提供至电压产生器130，将行地址X-ADDR提供至行解码器140，并且将列地址Y-ADDR提供至页缓冲器150。然而，本发明构思的实施例不限于此。例如，控制逻辑电路120还可将其它控制信号提供至电压产生器130、行解码器140和页缓冲器150。

在示例性实施例中，控制逻辑电路120可包括读控制器125。在读操作中，读控制器125可控制电压产生器130和行解码器140，以将具有对应于默认电平的第一读电压电平的读电压施加至选择的字线。此外，当读操作失败时，读控制器125可控制读重试操作以确定对于选择的存储器单元的最佳读电压电平。

例如，读控制器125可控制电压产生器130和行解码器140，以将具有与第一读电压电平不同的第二读电压电平的读电压施加至选择的字线。在示例性实施例中，当读操作成功时，读电平控制器220可将第二读电压电平设为最佳读电压电平。读控制器125的操作不需要限于本公开。例如，读控制器125可利用各种方式执行读重试操作，以确定对于选择的存储器单元的最佳读电压电平。以引用方式并入本文中的以下专利文献描述了读重试操作：美国专利公开No.2015/0029796和No.2014/0022853以及美国专利No.9,036,412。

读控制器125可通过利用基于第一读电压电平与第二读电压电平之间的差从预先定义的所述多个读偏移表中选择的读偏移表来控制对应于下一地址的读操作。例如，在对于下一地址的读操作中，读控制器125可控制电压产生器130和行解码器140，以将具有通过将读电压偏移施加至第一读电压电平获得的第三读电压电平的读电压施加至选择的字线。

电压产生器130可基于电压控制信号CTRL_vol产生用于执行对于存储器单元阵列110的编程操作、读操作和擦除操作的各种电压。例如，电压产生器130可产生用于驱动字线WL的字线驱动电压VWL，例如，编程电压(或者写电压)、读电压、编程抑制电压、读抑制电压、擦除验证电压或者编程验证电压。此外，电压产生器130还可产生用于驱动串选择线SSL的串选择线驱动电压和用于驱动地选择线GSL的地选择线驱动电压。电压产生器130还可产生将被提供至存储器单元阵列110的擦除电压。

行解码器140可响应于从控制逻辑电路120接收到的行地址X-ADDR选择字线WL的一部分。例如，在读操作中，行解码器电路140可将读电压施加至选择的字线以及将读抑制电压施加至未选择的字线。此外，在编程操作中，行解码器电路140可将编程电压施加至选择的字线以及将编程抑制电压施加至未选择的字线。此外，行解码器140可响应于从控制逻辑电路120接收到的行地址X-ADDR选择串选择线SSL的一部分或者地选择线GSL的一部分。

页缓冲器150可通过位线BL连接至存储器单元阵列110，并且可响应于从控制逻辑电路120接收到的列地址Y-ADDR选择位线BL的一部分。例如，在读操作中，页缓冲器150可作为读出放大器操作，并且可感测存储在存储器单元阵列110中的数据。同时，在编程操作中，页缓冲器150可作为写驱动器操作，并且可存储将被写至存储器单元阵列110的数据。

图4是示出包括在图3的存储器单元阵列110中的存储器块BLK1的示例的电路图。

参照图4，存储器单元阵列110可为竖直NAND闪速存储器的存储器单元阵列并且可包括多个存储器块。存储器块BLK1可包括多个NAND串NS11至NS33、多根字线WL1至WL8、多个位线BL1至BL3、多个地选择线GSL1至GSL3、多个串选择线SSL1至SSL3以及共源极线CSL。这里，NAND串的数量、字线的数量、位线的数量、地选择线的数量以及串选择线的数量可根据各实施例不同地改变。每个NAND串(例如，NS11)可包括串联连接的串选择晶体管SST、多个存储器单元MC1至MC8以及地选择晶体管GST。

图5是图4的存储器块BLK1的透视图。

参照图5，包括在存储器单元阵列110中的每个存储器块可在垂直于衬底SUB的方向上形成。在图5中，为了方便描述，存储器块BLK1包括两根选择线GSL和SSL、八根字线WL1至WL8和三根位线BL1至BL3。然而，本发明构思不限于此。例如，包括在存储器块BLK1中的线的数量可比图5所示的更多或更少。沿第一方向顺序排列并且沿第三方向穿过多个绝缘层IL的多个柱“P”可设置在两个相邻共源线CSL之间的衬底区域上。例如，每个柱“P”的表面层“S”可包括掺杂有第一导电类型的掺杂剂的硅材料，并且用作沟道区域。同时，每个柱“P”的内层“I”可包括诸如硅氧化物的绝缘材料或空气间隙。在两个相邻的共源线CSL之间的区域中，诸如选择线GSL和SSL以及字线WL1至WL8的栅电极GE可设置在电荷存储层CS的暴露的表面上。漏极或漏极接触件DR可分别设置在多个柱“P”上。

图6显示了示出包括在图3的存储器单元阵列110中的存储器单元的初始阈值电压分布61和改变后的阈值电压分布62的曲线图。

参照图6，在初始阈值电压分布61和改变后的阈值电压分布62中，横坐标表示阈值电压Vth，纵坐标表示存储器单元(MC)的数量。初始阈值电压分布61和改变后的阈值电压分布62中的每一个可指示根据存储器单元的阈值电压Vth形成的阈值电压分布。例如，当存储器单元是其中对三个位编程的三级单元时，存储器单元可具有擦除状态E、第一编程状态P1至第七编程状态P7之一。

初始阈值电压分布61可为刚好在对于存储器单元的编程操作之后或者在完成该编程操作之后的预定时间内的存储器单元的阈值电压分布。可基于两个邻近的状态之间的谷部确定分别对应于所述多个编程状态P1至P7的多个默认读电压电平DRL1至DRL7中的每一个。例如，可基于擦除状态E与第一编程状态P1之间的谷部确定第一默认读电压电平DRL1。此外，可基于第六编程状态P6与第七编程状态P7之间的谷部确定第七默认读电压电平DRL7。

改变后的阈值电压分布62可为在完成对于存储器单元的编程操作并且过去了预定时间之后的存储器单元的阈值电压分布。形成初始阈值电压分布61并且被编程为擦除状态E和第一编程状态P1至第七编程状态P7的存储器单元的阈值电压可通过外部刺激或者磨损改变，从而它们形成改变后的阈值电压分布62。例如，当在执行编程操作之后过去一定时间时，也就是说，当保留时间增加时，存储在存储器单元的电荷存储层(例如，图5的CS)中的电荷可放电(或泄漏)至衬底SUB，因此存储器单元的阈值电压可减小。例如，存储器单元的阈值电压可由于在执行对于邻近的存储器单元的读操作时产生的读扰动而增大。例如，存储器单元的阈值电压可由于编程操作与读操作之间的温度差而改变。

例如，被编程为擦除状态E和第一编程状态P1的存储器单元的阈值电压可增大，因此擦除状态E与第一编程状态P1之间的谷部可沿正向移动。因此，当利用第一默认读电压电平DRL1执行读操作时，可从被编程为擦除状态E的存储器单元的一部分中产生读误差。这里，读误差可对应于读取的数据的失效位的数量大于或等于与可通过ECC校正的失效位的数量相对应的参考值的情况。在这种情况下，对于第一编程状态P1的最佳读电压电平可改变为与擦除状态E和第一编程状态P1之间的移位后的谷部相对应的第一校正后的读电压电平CRL1，从而能够校正读误差。

例如，被编程为第六编程状态P6和第七编程状态P7的存储器单元的阈值电压可减小，因此第六编程状态P6与第七编程状态P7之间的谷部可沿负向移动。因此，当利用第七默认读电压电平DRL7执行读操作时，可从被编程为第七编程状态P7的存储器单元的一部分中产生读误差。这里，读误差可对应于读取的数据的失效位的数量大于或等于与可通过ECC校正的失效位的数量相对应的参考值的情况。在这种情况下，对于第七编程状态P7的最佳读电压电平可改变为具有与第六编程状态P6与第七编程状态P7之间的移位后的谷部相对应的第七校正后的读电压电平CRL7，从而能够校正读误差。

图7A是根据实施例的表示与图4的第一字线WL1相对应的存储器单元的阈值电压分布的一部分的曲线图。图7B是根据实施例的表示与图4的第二字线WL2相对应的存储器单元的阈值电压分布的一部分的曲线图。

参照图7A和图7B，横坐标表示阈值电压Vth，纵坐标表示存储器单元的数量。例如，当存储器单元是三级单元时，第一状态ST1和第二状态ST2可分别对应于擦除状态E和第一编程状态P1至第七编程状态P7中的两个邻近的状态。例如，当存储器单元是多级单元时，第一状态ST1和第二状态ST2可分别对应于擦除状态和第一编程状态P1至第三编程状态P3中的两个邻近的状态。例如，当存储器单元是单级单元时，第一状态ST1和第二状态ST2可分别对应于擦除状态和编程状态。

在图7A中，初始阈值电压分布71a表示连接至第一字线WL1的存储器单元的初始阈值电压分布，并且改变后的阈值电压分布71b表示连接至第一字线WL1的存储器单元的改变后的阈值电压分布。可基于初始阈值电压分布71a来确定对于连接至第一字线WL1的存储器单元的读电压具有默认读电压电平DRL。在改变后的阈值电压分布71b中，被编程为第一状态ST1和第二状态ST2的存储器单元的阈值电压可沿负向移动第一变化量VRa。

在图7B中，初始阈值电压分布72a表示连接至第二字线WL2的存储器单元的初始阈值电压分布，并且改变后的阈值电压分布72b表示连接至第二字线WL2的存储器单元的改变后的阈值电压分布。可基于初始阈值电压分布72a来确定对于连接至第二字线WL2的存储器单元的读电压具有默认读电压电平DRL。在改变后的阈值电压分布72b中，被编程为第一状态ST1和第二状态ST2的存储器单元的阈值电压可沿负向移动第二变化量VRb。

由于连接至第一字线WL1的存储器单元的初始阈值电压分布71a与连接至第二字线WL2的存储器单元的初始阈值电压分布72a基本相同，因此图7A的默认读电压电平DRL可与图7B的默认读电压电平DRL相同。同时，连接至第一字线WL1的存储器单元的改变后的阈值电压分布71b可与连接至第二字线WL2的存储器单元的改变后的阈值电压分布72b不同。例如，第二变化量VRb可大于第一变化量VRa。

例如，连接至字线WL1和WL2的存储器单元的阈值电压变化量的差异可产生于存储器单元的电荷损失速度之间的差。例如，连接至第一字线WL1的存储器单元的电荷损失速度可比连接至第二字线WL2的存储器单元的电荷损失速度更慢。因此，当利用相同的默认读电压电平DRL执行对于连接至第一字线WL1和第二字线WL2的存储器单元的读操作时，从连接至第一字线WL1的存储器单元读取的数据的失效位的数量可与从连接至第二字线WL2的存储器单元读取的数据的失效位的数量不同。例如，由于第二变化量VRb大于第一变化量VRa，从连接至第二字线WL2的存储器单元读取的数据的失效位的数量可大于从连接至第一字线WL1的存储器单元读取的数据的失效位的数量。

图8是示出相对于图7A和图7B的第二状态ST2分别在不同的保留时间测量的对应的字线的失效位变化的曲线图。

参照图8，横坐标表示字线，并且纵坐标表示失效位的数量(下文中称作“失效位数FBN”)。这里，失效位数FBN可指示从连接至各字线的存储器单元读取的数据的失效位的数量。例如，失效位数FBN可指示利用图7A和图7B的默认读电压电平DRL从连接至各字线的存储器单元读取的数据的失效位的数量。

第一失效位数FBN1至第四失效位数FBN4中的每一个可指示在当完成编程操作并且过去了第一保留时间RT1至第四保留时间RT4中的每一个时的时间点处从连接至各字线的存储器单元读取的数据的失效位的数量。例如，第一保留时间RT1可为约0.1小时，第二保留时间RT2可为约12小时，第三保留时间RT3可为约24小时，并且第四保留时间RT4可为约36小时。

根据第一失效位数FBN1，不同的字线的失效位数之间的差可几乎不存在。例如，对应于第一字线WLa的失效位数可与对应于第二字线WLb的失效位数基本相似。根据第二失效位数FBN2，不同的字线的失效位数之间的差不是很大。例如，对应于第一字线WLa的失效位数和对应于第二字线WLb的失效位数中的每一个可为大约50。也就是说，与第一字线WLa和第二字线WLb关联的失效位数可彼此基本相似。

根据第三失效位数FBN3，不同的字线的失效位数之间的差可非常大。例如，对应于第一字线WLa的失效位数可为大约75，并且对应于第二字线WLb的失效位数可为大约100。因此，第一字线WLa和第二字线WLb的失效位数之间的差(也就是说，各字线的失效位变化量)可为大约50。

根据第四失效位数FBN4，不同的字线的失效位数之间的差可非常大。例如，对应于第一字线WLa的失效位数可为大约100，并且对应于第二字线WLb的失效位数可为大约220。因此，第一字线WLa和第二字线WLb的失效位数之间的差(也就是说，各字线的失效位变化量)可为大约120。

这样，随着保留时间增加，各字线的失效位数的变化可变大，例如，各字线的阈值电压变化可变大。因为该原因，随着保留时间增加，字线的最佳读电压电平可彼此不同。因此，当针对各字线执行用于确定最佳读电压电平的读重试操作时，存储器装置100的性能可降低。

图9是示出相对于图7A和图7B的第二状态ST2的分别在不同的读环境下测量的对应的字线的阈值电压分布变化的曲线图。

参照图9，横坐标表示阈值电压Vth，并且纵坐标表示字线。第一曲线91至第四曲线94表示当分别在第一读环境RE1至第四读环境RE4下执行读操作时测量的第二状态ST2的下限。这里，读环境可包括保留时间、读扰动或者温度冲击。例如，第一读环境RE1可包括一个月的保留时间，第二读环境RE2可包括三个月的保留时间，第三读环境RE3可包括六个月的保留时间，并且第四读环境RE4可包括一年的保留时间。

参照第一曲线91，在第一读环境RE1中，第二状态ST2的下限可彼此不同，并且第一字线的阈值电压分布变化量VR1可为例如大约0.2V。参照第二曲线92，在第二读环境RE2中，第二状态ST2的下限可彼此不同，并且第二字线的阈值电压分布变化量VR2可为例如大约0.3V。参照第三曲线93，在第三读环境RE3中，第二状态ST2的下限可彼此不同，并且第三字线的阈值电压分布变化量VR3可为例如大约0.3V。参照第四曲线94，在第四读环境RE4中，第二状态ST2的下限可彼此不同，并且第四字线的阈值电压分布变化量VR4可为例如大约0.35V。

这样，当读环境RE1至RE4彼此不同时，第一字线至第四字线的阈值电压分布变化量VR1至VR4可彼此不同。当通过利用默认读电压电平DRL执行对于连接至字线WL的存储器单元的读操作时，由于字线的失效位数之间的差很大，因此对于各字线，读操作是成功还是失败可不同。

图10A至图10C是示出与存储在图2的读偏移表存储单元210中的读偏移表组相关的信息的图。

参照图10A，读偏移表存储单元210可存储用于各个存储器块ROT-BLK的读偏移表组。例如，读偏移表存储单元210可存储分别对应于多个存储器块BLK1至BLKz的读偏移表组ROT1至ROTz。例如，当从存储器控制器200或200a接收到的地址对应于第一存储器块BLK1时，可从第一读偏移表组ROT1中选择读偏移表。然而，本发明构思的实施例不限于此。例如，所述多个存储器块BLK1至BLKz可分为存储器块组，并且读偏移表存储单元210可存储分别对应于所述存储器块组的读偏移表组。

参照图10B，读偏移表存储单元210可存储用于各个丛(mat)的读偏移表组ROT-MAT。这里，丛可指制造处理的单位，并且可通过形成在衬底上的阱区限定。例如，一个丛可对应于一个页缓冲器。例如，读偏移表存储单元210可存储分别对应于多个丛MAT1至MATk的读偏移表组ROT1至ROTk。例如，当从存储器控制器200或200a接收到的地址对应于第一丛MAT1时，可从第一读偏移表组ROT1中选择读偏移表。然而，本发明构思的实施例不限于此。例如，所述多个丛MAT1至MATk可分为丛组，并且读偏移表存储单元210可存储分别对应于丛组的读偏移表组。

参照图10C，读偏移表存储单元210可存储用于各个芯片的读偏移表组ROT-CHIP。例如，读偏移表存储单元210可存储分别对应于多个芯片CHIP1至CHIPm的读偏移表组ROT1至ROTm。例如，当从存储器控制器200或200a接收到的地址对应于第一芯片CHIP1时，可从第一读偏移表组ROT1中选择读偏移表。然而，本发明构思的实施例不限于此。例如，所述多个芯片CHIP1至CHIPm可分为芯片组，并且读偏移表存储单元210可存储分别对应于芯片组的读偏移表组。

图11是示出根据实施例的读偏移表组ROTa的图。

参照图11，例如，读偏移表组ROTa可对应于图10A至图10C的第一读偏移表组ROT1。读偏移表组ROTa可包括多个读偏移表TABLE1至TABLE4，它们中的每一个包括分别对应于多根字线WL0至WL31的多个读电压偏移。然而，本发明构思的实施例不限于此。例如，读偏移表组ROTa可包括5个或更多的读偏移表，或者可包括3个或更少的读偏移表。

第一读偏移表TABLE1可包括分别对应于字线WL0至WL31的读电压偏移V1a至V1f。分别对应于不同的字线的读电压偏移可彼此不同。然而，分别对应于任意字线的读电压偏移可彼此相同。例如，第一读偏移表TABLE1可限定于第一读环境(例如，图9的RE1)，第二读偏移表TABLE2可限定于第二读环境(例如，图9的RE2)，第三读偏移表TABLE3可限定于第三读环境(例如，图9的RE3)，并且第四读偏移表TABLE4可限定于第四读环境(例如，图9的RE4)。在示例性实施例中，可通过检测第一读电压电平与第二读电压电平之间的差来选择读环境RE1至RE4之一，稍后将参照图14、图17和图18进行描述。在示例性实施例中，第一读电压电平可为默认读电压电平，并且第二读电压电平可为读重试操作的最佳读电压电平。

在示例性实施例中，可基于沟道孔尺寸确定存储在读偏移表组ROTa中的读电压偏移。例如，随着沟道孔尺寸变大，电荷损失速度可变慢。可针对对应的字线限定读偏移以根据沟道孔尺寸补偿阈值电压分布的变化。

图12A和图12B是示出根据本发明构思的示例性实施例的其中NAND串NS被分为多个组的示例的图。

图12A中示出了与包括在3D存储器单元阵列(例如，图3的110)中的一个串相对应的沟道孔CH1。由于通过蚀刻堆叠在衬底上的栅电极和绝缘层的一部分来形成沟道孔CH1，因此随着相对于表面的深度增大，蚀刻可不良地进行。这样，随着相对于衬底SUB的距离减小，沟道孔CH1的直径可变小。

在示例性实施例中，可基于沟道孔直径DI将沟道孔CH1分为四个区。例如，可将其中沟道孔直径小于大约40nm的区确定为第一区Z1，可将其中沟道孔直径大于或等于大约40nm且小于大约60nm的区确定为第二区Z2，可将其中沟道孔直径大于或等于大约60nm且小于大约80nm的区确定为第三区Z3，并且可将其中沟道孔直径大于或等于大约80nm且小于大约100nm的区确定为第四区Z4。

参照图12B，NAND串NS可包括多根字线WL0至WL15并且可划分为多个字线组。例如，可基于字线相对于衬底的距离确定所述多个字线组。

在示例性实施例中，各字线组可位于相对于衬底的预定距离范围内。例如，第一字线组WLG0可包括邻近于衬底的下字线WL0至WL3，并且可对应于图12A的第一区Z1。第二字线组WLG1可包括字线WL4和WL5，并且可对应于图12A的第二区Z2。第三字线组WLG2可包括字线WL10和WL11，并且可对应于图12A的第三区Z3。第四字线组WLG3可包括字线WL12至WL15，并且可对应于图12A的第四区Z4。然而，本发明构思的实施例不限于此。例如，NAND串可包括数量大于或小于16的字线，并且可划分为数量大于或小于4的字线组。

图13是示出根据本发明构思的示例性实施例的读偏移表组ROTb的图。

参照图13，例如，读偏移表组ROTb可对应于图10A至图10C的第一读偏移表组ROT1。读偏移表组ROTb可包括多个读偏移表TABLE1至TABLE4，它们中的每一个包括分别对应于多个字线组WLG0至WLG3的多个读电压偏移。

第一读偏移表TABLE1可包括分别对应于字线组WLG0至WLG3的读电压偏移V1a’至V1d’。分别对应于不同字线组的读电压偏移可彼此不同。然而，分别对应于任意字线组的读电压偏移可彼此相同。例如，第一读偏移表TABLE1可限定于第一读环境(例如，图9的RE1)，第二读偏移表TABLE2可限定于第二读环境(例如，图9的RE2)，第三读偏移表TABLE3可限定于第三读环境(例如，图9的RE3)，并且第四读偏移表TABLE4可限定于第四读环境(例如，图9的RE4)。

在示例性实施例中，可基于对应于字线的沟道孔尺寸确定字线组WLG0至WLG3。在这种情况下，可基于沟道孔尺寸确定存储在读偏移表组ROTb中的读电压偏移。例如，随着沟道孔尺寸变大，电荷损失速度可变慢。可针对对应的字线组限定读电压偏移，以根据沟道孔尺寸补偿阈值电压分布的变化。

图14是示出根据本发明构思的示例性实施例的操作存储器装置的方法的流程图。

参照图14，根据本发明的实施例的操作存储器装置的方法可以为执行对于存储器装置的读操作和当读操作失败时执行读重试操作的方法。例如，根据实施例的方法可包括在图3的存储器装置300处按照时间序列执行的步骤。参照图1至图13描述的内容可应用于该实施例，并且因此省略对其的重复描述。下面，将参照图3至图14描述根据本实施例的方法。

在步骤S100中，可通过利用第一读电压电平V1执行对于连接至第一字线的存储器单元的读操作。这里，可基于存储器单元的初始阈值电压分布(例如，图6的61)确定第一读电压电平V1。这里，第一字线可对应于读地址。例如，根据读地址，可选择任何字线，因此第一字线可为例如图1的存储器单元阵列110中的任何字线。

例如，控制逻辑电路120可将第一读电压电平V1确定为对于第一字线的读电压的电平，并且可产生电压控制信号CTRL_vol。电压产生器130可响应于电压控制信号CTRL_vol产生具有第一读电压电平V1的读电压。行解码器140可响应于行地址X-ADDR将具有第一读电压电平V1的读电压施加至第一字线。页缓冲器150可存储从连接至第一字线的存储器单元读取的数据，并且可对存储的数据的失效位的数量计数。

在步骤S110中，可执行对于读取的数据的ECC检查操作，以确定读操作是成功还是失败。如果确定结果表明读操作成功，则所述方法可前进至步骤S120；如果确定结果表明读操作失败，则所述方法可前进至步骤S130。在步骤S120中，可通过利用第一读电压电平V1执行对于下一地址的读操作。这里，ECC检查操作可为确定读取的数据的失效位的数量是否小于与可通过ECC校正的失效位的数量相对应的参考值的操作。例如，如果失效位的数量小于参考值，则控制逻辑电路120可确定读操作成功。同时，如果失效位的数量大于或等于参考值，则控制逻辑电路120可确定读操作失败。

在步骤S130中，可将对于第一字线的读电压设为具有第二读电压电平V2。这里，第二读电压电平V2可对应于最佳读电压电平，并且可基于存储器单元的改变后的阈值电压分布(例如，图6的62)确定。在示例性实施例中，随着执行对于连接至第一字线的存储器单元的读重试操作，可将对于第一字线的读电压设为具有第二读电压电平V2。

例如，控制逻辑电路120可将第二读电压电平V2确定为对于第一字线的读电压的电平，并且可产生电压控制信号CTRL_vol。电压产生器130可响应于电压控制信号CTRL_vol产生具有第二读电压电平V2的读电压。行解码器140可响应于行地址X-ADDR将具有第二读电压电平V2的读电压施加至第一字线。页缓冲器150可存储从连接至第一字线的存储器单元读取的数据，并且可对存储的数据的失效位的数量计数。在这种情况下，如果失效位的数量小于参考值，则控制逻辑电路120可将对于第一字线的读电压设为具有第二读电压电平V2。

在步骤S140中，可基于第一读电压电平V1与第二读电压电平V2之间的差(即，V1–V2)确定读偏移表(ROT)。例如，可从预先定义的多个读偏移表组(例如，图10A至图10C的读偏移表组)中选择对应于第一字线的读偏移表组。例如，可通过利用用于读操作的地址选择读偏移表组。根据读偏移表组(例如，图10A至图10C)的构造，可参照指示了块、丛或芯片的地址来选择读偏移表组。在选择读偏移表组之后，可基于第一读电压电平V1与第二读电压电平V2之间的差(即，V1–V2)选择预先定义的所述多个读偏移表中的并且被包括在选择的读偏移表组中的对应于第一字线的读偏移表。

在示例性实施例中，控制逻辑电路120可从存储在存储器单元阵列110的部分区域或控制逻辑电路120中的多个读偏移表组中选择对应于第一字线的读偏移表组，并且可基于对应于第一字线的第一读电压电平V1与第二读电压电平V2之间的差从选择的读偏移表组中选择读偏移表。例如，当选择的读偏移表组是图11的读偏移表组ROTa并且当对应于第一字线(例如，WL0)的第一读电压电平V1与第二读电压电平V2之间的差是V1a时，控制逻辑电路120可选择读偏移表TABLE1。然而，本发明构思的实施例不限于此。作为另一实施例，可在图2的存储器控制器200a中的读电平控制器220中执行步骤S140。

在步骤S150中，可通过利用读偏移表执行对于连接至第二字线的存储器单元的读操作。例如，控制逻辑电路120可通过利用确定的读偏移表选择对应于第二字线的读电压偏移以及将读电压偏移施加至第一读电压电平V1将第三读电压电平确定为对于第二字线的读电压的电平，并且可产生电压控制信号CTRL_vol。例如，将读电压偏移施加至第一读电压电平V1的操作可包括将读电压偏移加上第一读电压电平V1。电压产生器130可响应于电压控制信号CTRL_vol产生具有第三读电压电平的读电压。行解码器140可响应于行地址X-ADDR将具有第三读电压电平的读电压施加至第二字线。

图15示出了根据本公开的比较例的连接至不同的字线的存储器单元的第一阈值电压分布151、第二阈值电压分布152和第三阈值电压分布153的曲线图。

参照图15，横坐标表示阈值电压Vth，并且纵坐标表示存储器单元的数量。例如，当存储器单元是其中对三个位编程的三级单元时，存储器单元可具有擦除状态E、第一编程状态P1至第七编程状态P7之一。第一阈值电压分布151至第三阈值电压分布153中的每一个可为阈值电压在编程操作完成且过去预定时间之后改变的改变后的阈值电压分布。

第一阈值电压分布151表示连接至第一字线WLa的存储器单元的改变后的阈值电压分布。当在默认读电压电平DRL施加至第一字线WLa的条件下执行的读操作失败时，可执行读重试操作。在读重试操作中，可将与第六编程状态P6和第七编程状态P7之间的改变后的谷部相对应的第一读重试电压电平RRLa施加至第一字线WLa。在这种情况下，读操作可成功。

第二阈值电压分布152表示连接至第二字线WLb的存储器单元的改变后的阈值电压分布。当在第一读重试电压电平RRLa施加至第二字线WLb的条件下执行的读操作失败时，可执行读重试操作。在读重试操作中，可将与第六编程状态P6和第七编程状态P7之间的改变后的谷部相对应的第二读重试电压电平RRLb施加至第二字线WLb。在这种情况下，读操作可成功。

第三阈值电压分布153表示连接至第三字线WLc的存储器单元的改变后的阈值电压分布。当在第二读重试电压电平RRLb施加至第三字线WLc的条件下执行的读操作失败时，可执行读重试操作。在读重试操作中，可将与第六编程状态P6和第七编程状态P7之间的改变后的谷部相对应的第三读重试电压电平RRLc施加至第三字线WLc。在这种情况下，读操作可成功。

根据图15的比较例，为了补偿不同的字线WLa、WLb和WLc的阈值电压分布变化之间的差，每当执行对于各字线的读操作时，可执行读重试操作。因此，执行存储器装置的读操作所用的时间可明显增加。这可意味着存储器装置的性能整体下降。

图16示出了根据本发明构思的示例性实施例的连接至不同的字线的存储器单元的第一阈值电压分布161、第二阈值电压分布162和第三阈值电压分布163的曲线图。

参照图16，横坐标表示阈值电压Vth，并且纵坐标表示存储器单元的数量。例如，当存储器单元是其中对三个位编程的三级单元时，存储器单元可具有擦除状态E、第一编程状态P1至第七编程状态P7之一。第一阈值电压分布161至第三阈值电压分布163中的每一个可为在编程操作完成且过去了预定时间之后改变的阈值电压的改变后的阈值电压分布。

第一阈值电压分布161表示连接至第一字线WLa的存储器单元的改变后的阈值电压分布。根据实施例，当在默认读电压电平DRL施加至第一字线WLa的条件下执行的读操作失败时，可执行读重试操作。在读重试操作中，可将与第六编程状态P6和第七编程状态P7之间的改变后的谷部相对应的读重试电压电平RRL施加至第一字线WLa。在这种情况下，读操作可成功。根据实施例，可基于第一读电压电平与第二读电压电平之间的差来选择预先定义的多个读偏移表之一。

第二阈值电压分布162表示连接至第二字线WLb的存储器单元的改变后的阈值电压分布。根据实施例，控制逻辑电路120可通过从选择的读偏移表中选择对应于第二字线WLb的读电压偏移ROb以及将读电压偏移ROb施加至默认读电压电平DRL来确定对于第二字线WLb的最佳读电压电平。当利用最佳读电压电平执行对于第二字线WLb的读操作时，即使不执行读重试操作，读操作也可成功。

第三阈值电压分布163表示连接至第三字线WLc的存储器单元的改变后的阈值电压分布。根据实施例，控制逻辑电路120可通过从选择的读偏移表中选择对应于第三字线WLc的读电压偏移ROc以及将读电压偏移ROc施加至默认读电压电平DRL来确定对于第三字线WLc的最佳读电压电平。当利用最佳读电压电平执行对于第三字线WLc的读操作时，即使不执行读重试操作，读操作也可成功。

根据图16的实施例，为了补偿不同的字线WLa、WLb和WLc的阈值电压分布变化之间的差，每当执行对于各字线的读操作时，可以执行读重试操作。根据实施例，可对于读操作失败的字线执行读重试操作。可基于读重试操作的结果确定读偏移表，并且可利用确定的读偏移表来确定对于不同的字线的最佳读电压电平。因此，执行存储器装置的读操作所用的时间可明显减少。这可意味着存储器装置的性能整体提高。

图17是更详细地示出根据本发明构思的示例性实施例的操作存储器装置的方法的流程图。

参照图17，根据实施例的操作存储器装置的方法可对应于图14的操作存储器装置的方法的一种实施方式。例如，根据实施例的方法可包括在图3的存储器装置300处按照时间序列执行的步骤。因此，可将参照图14至图16描述的内容应用于该实施例，并且因此省略对其的重复描述。

在步骤S200中，可执行对于当前读地址的读操作。例如，可通过将默认读电压电平施加至对应于当前读地址的字线来执行读操作。在步骤S210中，可执行对于读取的数据的ECC检查操作来确定读操作是成功还是失败。如果确定结果表明读操作成功，则方法可前进至步骤S220；如果确定结果表明读操作失败，则方法可前进至步骤S230。在步骤S220中，可接收下一读地址。

在步骤S230中，可执行读重试操作以获得对于与读地址相对应的字线的最佳读电压电平。例如，当在读重试电压电平施加至对应于读地址的字线的条件下成功地执行读操作时，可将该读重试电压电平确定为最佳读电压电平。

在步骤S240中，可基于默认读电压电平DRL与读重试电压电平RRL之间的差来选择读偏移表(ROT)。例如，可选择在图11或图13中例示的多个读偏移表之一。下文中，为了方便描述，假设选择图11的读偏移表TABLE1。

在步骤S250中，可检查下一读地址。在步骤S260中，可从读偏移表中确定对于下一读地址的读电压偏移(RO)。例如，当下一读地址对应于图11的字线WL1时，可将对于下一读地址的读电压偏移确定为V1b。步骤S240、S250和S260可构成历史读操作，并且可利用历史读算法执行。

在步骤S270中，可执行对于下一读地址的读操作。例如，可将通过将读电压偏移(例如，V1b)施加至默认读电压电平DRL获得的读电压施加至对应于下一读地址的字线来执行读操作。在步骤S280中，可执行对于读取的数据的ECC检查操作以确定读操作是成功还是失败。如果确定结果表明读操作成功，则方法可前进至步骤S290。在步骤S290中，可接收下一读地址。同时，如果确定结果表明读操作失败，则可对于对应的读地址执行读重试操作。

图18是示出根据本发明构思的示例性实施例的操作存储器系统的方法的流程图。

参照图18，根据实施例的操作存储器系统的方法可包括对于第一地址ADDR1的第一读操作S300和对于第二地址ADDR2的第二读操作S400。第一读操作S300和第二读操作S400可包括在图2的存储器装置100和存储器控制器200a处按照时间序列执行的步骤。可将参照图1至图17描述的内容应用于该实施例，并且因此省略对其的重复描述。下面，将参照图2和图18描述根据实施例的操作存储器系统的方法。

在步骤S310中，存储器控制器200a可将指示读操作的命令CMD_RD和第一地址ADDR1发送至存储器装置100。在步骤S320中，存储器装置100可利用默认读电压电平DRL来执行对于第一地址ADDR1的读操作。在示例性实施例中，在步骤S310中，与命令CMD_RD和第一地址ADDR1一起，存储器装置100可接收默认读电压电平DRL。在示例性实施例中，存储器装置100可在接收命令CMD_RD和第一地址ADDR1之前接收默认读电压电平DRL。

在步骤S330中，存储器装置100可将读取的数据发送至存储器控制器200a。在步骤S340中，存储器控制器200a可确定读取的数据的失效位是否可通过误差校正码(ECC)校正。如果读取的数据的失效位可通过ECC校正，则包括在存储器控制器200a中的ECC单元230可执行对于读取的数据的失效位的ECC解码操作。然后，对于第一地址ADDR1的读操作可结束。如果读取的数据的失效位不可通过ECC校正，则方法可前进至步骤S350。

在步骤S350中，存储器控制器200a可发送指示读重试操作的命令CMD_RR和第一地址ADDR1。在步骤S360中，存储器装置100可利用读重试电压电平RRL执行对于第一地址ADDR1的读重试操作。在示例性实施例中，在步骤S350中，与命令CMD_RR和第一地址ADDR1一起，存储器装置100可接收读重试电压电平RRL。在示例性实施例中，存储器装置100可在接收命令CMD_RR和第一地址ADDR1之前接收读重试电压电平RRL。

在步骤S370中，存储器装置100可将读取的数据发送至存储器控制器200a。在步骤S380中，存储器控制器200a可确定读取的数据的失效位是否可通过ECC校正。如果读取的数据的失效位可通过ECC校正，则所述方法可前进至步骤S390。相反，如果读取的数据的失效位不可通过ECC校正，则存储器控制器200a可重复步骤S350至S380。

在步骤S390中，存储器控制器200a可将读重试电压电平RRL确定为读电平。例如，包括在存储器控制器200a中的读电平控制器220可将读重试电压电平RRL确定为对于第一地址ADDR1的最佳读电压电平。

在步骤S410中，存储器控制器200a可基于默认读电压电平DRL与读重试电压电平RRL之间的差确定读偏移表ROT。在步骤S420中，存储器控制器200a可基于读偏移表ROT确定对于第二地址ADDR2的读电压偏移。在步骤S430中，存储器控制器200a可将指示读操作的命令CMD_RD和第二地址ADDR2发送至存储器装置100。

在步骤S440中，存储器装置100可利用校正后的读电压电平CRL执行对于第二地址ADDR2的读操作。例如，存储器装置100可通过将读电压偏移施加至默认读电压电平DRL来获得校正后的读电压电平CRL。存储器装置100可通过将具有校正后的读电压电平CRL的读电压施加至对应于第二地址ADDR2的字线来执行读操作。

图19是示出根据本发明构思的示例性实施例的操作存储器系统的方法的流程图。

参照图19，根据实施例的操作存储器系统的方法可包括对于第一地址ADDR1的第一读操作S300和对于第二地址ADDR2的第二读操作S400a。第一读操作S300和第二读操作S400a可包括在图2的存储器装置100和存储器控制器200a处按照时间序列执行的步骤。根据实施例的操作系统的方法可对应于图18的方法的修改的实施例。第一读操作S300可与图18的实质上相同，并且第二读操作S400a可与图18的不同。因此，将在下面描述图18和图19的实施例之间的差别。

在步骤S410中，存储器控制器200a可基于默认读电压电平DRL与读重试电压电平RRL之间的差来确定读偏移表ROT。在步骤S420中，存储器控制器200a可基于读偏移表ROT确定对于第二地址ADDR2的读电压偏移。

在步骤S425中，存储器控制器200a可利用读电压偏移确定校正后的读电压电平。例如，包括在存储器控制器200a中的读电平控制器220可通过将读电压偏移施加至默认读电压电平DRL来获得校正后的读电压电平CRL。在步骤S435中，存储器控制器200a可发送指示读操作的命令CMD_RD、第二地址ADDR2和校正后的读电压电平CRL。在步骤S445中，存储器装置100可利用校正后的读电压电平CRL执行对于第二地址ADDR2的读操作。

图20是示出根据本发明构思的示例性实施例的存储器系统10b的框图。

参照图20，存储器系统10b可包括存储器装置100、存储器控制器200b和非易失性存储器300。根据实施例的存储器系统10b可对应于图1的存储器系统10的一种实施方式。可将参照图1描述的内容应用于该实施例，并且省略对其的重复描述。

非易失性存储器300可包括读偏移表存储单元310。读偏移表存储单元310可存储多个读偏移表组，它们中的每一个包括多个读偏移表。可将参照图10A至图10C描述的内容应用于读偏移表组，并且可将参照图10A至图13描述的内容应用于读偏移表。

存储器控制器200b可包括读电平控制器220和ECC单元230。由于读电平控制器220和ECC单元230可与图2所示的那些基本相同，因此可将参照图2描述的内容应用于该实施例，并且将因此省略对其的描述。

图21是示出根据实施例的存储器系统20的框图。

参照图21，存储器系统20可包括存储器装置400和存储器控制器500。存储器装置400可包括存储器单元阵列410和控制逻辑电路420，并且存储器控制器500可包括ECC单元510。存储器系统20可为图2的存储器系统10a的修改后的示例性实施例。存储器系统20与图2的存储器系统10a的不同点可在于读偏移表存储单元421和读电平控制器423被包括在存储器装置400中。将在下面描述图2的存储器系统10a与图21的存储器系统20之间的差别。

存储器单元阵列410可为包括与竖直地堆叠在衬底上的多根字线连接的多个存储器单元的3D存储器单元阵列。然而，本发明构思的实施例不限于此。例如，存储器单元阵列410可为2D存储器单元阵列。可将关于参照图3至图5描述的存储器单元阵列110的内容应用于根据实施例的存储器单元阵列410。

控制逻辑电路420可包括读偏移表存储单元421、读电平控制器423和读控制器425。读偏移表存储单元421可存储多个读偏移表组，它们中的每一个包括多个读偏移表。例如，读偏移表存储单元421可通过寄存器实现。可将关于参照图10A至图13描述的读偏移表组的内容应用于该实施例。

读电平控制器423可控制将被施加至对应于从存储器控制器500接收到的第一地址的第一字线的读电压，以使其具有第一读电压电平。这里，第一读电压电平可为基于存储器单元的初始阈值电压分布确定的最佳读电压电平。当利用第一读电压电平执行的读操作失败时，读电平控制器423可控制将被施加至第一字线的读电压，以使其具有第二读电压电平。当利用第二读电压电平执行的读操作成功时，读电平控制器423可将第二读电压电平设为最佳读电压电平。

读电平控制器423可基于第一读电压电平与第二读电压电平之间的差来选择存储在读偏移表存储单元421中的所述多个偏移表之一。然后，在执行第一读操作之后，读电平控制器423可从选择的读偏移表中获得与对应于从存储器控制器500接收到的第二地址的第二字线相对应的读电压偏移。此外，读电平控制器423可将获得的读电压偏移施加至第一读电压电平，从而基于第一字线的第一读电压电平和第二字线的读电压偏移来确定将被施加至对应于第二地址的第二字线的第三读电压。

读控制器425可产生电压控制信号，以将具有在读电平控制器423处确定的第一读电压电平的读电压施加至第一字线。此外，读控制器425可产生电压控制信号，以将具有在读电平控制器423处确定的第二读电压电平的读电压施加至第一字线。此外，读控制器425可产生电压控制信号，以将具有在读电平控制器423处确定的第三读电压电平的读电压施加至第二字线。

ECC单元510可执行对于从存储器装置400接收到的数据的误差校正操作。例如，ECC单元510可将在对数据编程的过程中产生并存储的奇偶校验位与在读取数据的过程中产生的奇偶校验位进行比较，并且可基于比较结果来检测误差位。ECC单元510可通过执行对于检测到的误差位的预定逻辑操作(例如，异OR(XOR)操作)来校正误差位。

图22是示出根据本发明构思的示例性实施例的操作存储器系统的方法的流程图。

参照图22，操作存储器系统的方法可包括对于第一地址ADDR1的第一读操作S500和对于第二地址ADDR2的第二读操作S600。第一读操作S500和第二读操作S600可包括在图21的存储器装置400和存储器控制器500处按照时间序列执行的步骤。

在步骤S510中，存储器控制器500可将指示读操作的命令CMD_RD和第一地址ADDR1发送至存储器装置400。在步骤S520中，存储器装置400可利用默认读电压电平DRL执行对于第一地址ADDR1的读操作。在示例性实施例中，在步骤S510中，与命令CMD_RD和第一地址ADDR1一起，存储器装置400可接收默认读电压电平DRL。在示例性实施例中，在接收命令CMD_RD和第一地址ADDR1之前，存储器装置400可接收默认读电压电平DRL。

在步骤S530中，存储器装置400可将读取的数据发送至存储器控制器500。在步骤S540中，存储器控制器500可确定读取的数据的失效位是否可通过ECC校正。如果读取的数据的失效位可通过ECC校正，则包括在存储器控制器500中的ECC单元510可执行对于读取的数据的失效位的ECC解码操作。然后，对于第一地址ADDR1的读操作可结束。如果读取的数据的失效位不可通过ECC校正，所述方法可前进至步骤S550。

在步骤S550中，存储器控制器500可将指示读重试操作的命令CMD_RR和第一地址ADDR1发送至存储器装置400。在步骤S560中，存储器装置400可利用读重试电压电平RRL执行对于第一地址ADDR1的读重试操作。在示例性实施例中，在步骤S550中，与命令CMD_RR和第一地址ADDR1一起，存储器装置400可接收读重试电压电平RRL。在示例性实施例中，在接收命令CMD_RR和第一地址ADDR1之前，存储器装置400可接收读重试电压电平RRL。

在步骤S570中，存储器装置400可将读取的数据发送至存储器控制器500。在步骤S580中，存储器控制器400可确定读取的数据的失效位是否可通过ECC校正。如果读取的数据的失效位可通过ECC校正，则所述方法可前进至步骤S590。在示例性实施例中，可在存储器控制器500处同时执行步骤S580。如果读取的数据的失效位不可通过ECC校正，则存储器控制器500可重复步骤S550至S570。

在步骤S590中，存储器装置400可将读重试电压电平RRL确定为读电平。例如，包括在存储器装置400中的读电平控制器423可将读重试电压电平RRL确定为对于第一地址ADDR1的最佳读电压电平。

在步骤S610中，存储器装置400可基于默认读电压电平DRL与读重试电压电平RRL之间的差来确定读偏移表ROT。在步骤S620中，存储器控制器500可将指示读操作的命令CMD_RD和第二地址ADDR2发送至存储器装置400。在另一实施例中，在首先执行步骤S620之后，可执行步骤S610。

在步骤S630中，存储器装置400可基于读偏移表ROT确定对于第二地址ADDR2的读电压电平。例如，包括在存储器装置400中的读电平控制器423可基于读偏移表ROT确定读电压偏移并且可通过将确定的读电压偏移施加至默认读电压电平DRL而获得校正后的读电压电平CRL。

在步骤S640中，存储器装置400可利用校正后的读电压电平CRL执行对于第二地址ADDR2的读操作。例如，存储器装置400可通过将具有校正后的读电压电平CRL的读电压施加至对应于第二地址ADDR2的字线来执行读操作。

图23是示出根据本发明构思的示例性实施例的存储器系统30的框图。

参照图23，存储器系统30可包括存储器装置600和存储器控制器700。存储器装置600可包括存储器单元阵列610、控制逻辑电路620和ECC单元630。根据实施例的存储器系统30可为图21的存储器系统20的修改的实施例。存储器系统30与图21的存储器系统20的不同点可在于ECC单元630被包括在存储器装置600中。将在下面描述图21的存储器系统20与图23的存储器系统30之间的差别。

存储器单元阵列610可为包括与竖直地堆叠在衬底上的多根字线连接的多个存储器单元的3D存储器单元阵列。然而，本发明构思的实施例不限于此。例如，存储器单元阵列610可为2D存储器单元阵列。关于参照图3至图5描述的存储器单元阵列110的内容可应用于根据实施例的存储器单元阵列610。

控制逻辑电路620可包括读偏移表存储单元621、读电平控制器623和读控制器625。读偏移表存储单元621可存储多个读偏移表组，它们中的每一个包括多个读偏移表。例如，读偏移表存储单元621可通过寄存器实现。可将关于参照图10A至图13描述的读偏移表组的内容应用于该实施例。

读电平控制器623可控制将被施加至对应于从存储器控制器700接收到的第一地址的第一字线的读电压，以使其具有第一读电压电平。这里，第一读电压电平可为基于存储器单元的初始阈值电压分布确定的最佳读电压电平。当利用第一读电压电平执行的读操作失败时，读电平控制器623可控制将被施加至第一字线的读电压，以使其具有第二读电压电平。当利用第二读电压电平执行的读操作成功时，读电平控制器623可将第二读电压电平设为最佳读电压电平。

读电平控制器623可基于第一读电压电平与第二读电压电平之间的差来选择存储在读偏移表存储单元621中的所述多个偏移表之一。然后，在执行第一读操作之后，读电平控制器621可从选择的读偏移表中获得与对应于从存储器控制器700接收到的第二地址的第二字线相对应的读电压偏移。此外，读电平控制器621可将获得的读电压偏移施加至第一读电压电平，以基于第一读电压电平和第二字线的读电压偏移产生将被施加至对应于第二地址的第二字线的第三读电压。

读控制器625可产生电压控制信号，以将具有在读电平控制器623处确定的第一读电压电平的读电压施加至第一字线。此外，读控制器625可产生电压控制信号，以将具有在读电平控制器623处确定的第二读电压电平的读电压施加至第一字线。此外，读控制器625可产生电压控制信号，以将具有在读电平控制器623处确定的第三读电压电平的读电压施加至第二字线。

ECC单元630可执行对于从存储器单元阵列610接收到的数据的误差校正操作。例如，ECC单元630可将在对数据编程的过程中产生并存储的奇偶校验位与在读取数据的过程中产生的奇偶校验位进行比较，并且可基于比较结果检测误差位。ECC单元630可通过执行对于检测到的误差位的预定逻辑操作(例如，异OR(XOR)操作)来校正误差位。

图24是示出根据本发明构思的示例性实施例的操作存储器系统的方法的流程图。

参照图24，根据实施例的操作存储器系统的方法可包括对于第一地址ADDR1的第一读操作S700和对于第二地址ADDR2的第二读操作S800。第一读操作S700和第二读操作S800可包括在图23的存储器装置600和存储器控制器700处按照时间序列执行的步骤。

在步骤S710中，存储器控制器700可将指示读操作的命令CMD_RD和第一地址ADDR1发送至存储器装置600。在步骤S620中，存储器装置600可利用默认读电压电平DRL执行对于第一地址ADDR1的读操作。在示例性实施例中，在步骤S710中，与命令CMD_RD和第一地址ADDR1一起，存储器装置600可接收默认读电压电平DRL。在示例性实施例中，在接收命令CMD_RD和第一地址ADDR1之前，存储器装置600可接收默认读电压电平DRL。

在步骤S730中，存储器装置600可确定读取的数据的失效位是否可通过ECC校正。如果读取的数据的失效位可通过ECC校正，则包括在存储器装置600中的ECC单元630可执行对于读取的数据的失效位的ECC解码操作。然后，对于第一地址ADDR1的读操作可结束。如果读取的数据的失效位不可通过ECC校正，则所述方法可前进至步骤S740。

在步骤S740中，存储器装置600可利用读重试电压电平RRL执行对于第一地址ADDR1的读重试操作。在示例性实施例中，在步骤S710中，与命令CMD_RR和第一地址ADDR1一起，存储器装置600可接收读重试电压电平RRL。在示例性实施例中，在接收命令CMD_RR和第一地址ADDR1之前，存储器装置600可接收读重试电压电平RRL。在示例性实施例中，存储器装置600可在内部确定读重试电压电平。

在步骤S750中，存储器控制器700可确定读取的数据的失效位是否可通过ECC校正。如果读取的数据的失效位可通过ECC校正，则所述方法可前进至步骤S760。在步骤S760中，存储器装置600可将读取的数据发送至存储器控制器700。同时，如果读取的数据的失效位不可通过ECC校正，则存储器装置600可再次执行步骤S740。在这种情况下，存储器装置600可利用改变后的读重试电压电平执行对于第一地址ADDR1的读重试操作。在步骤S770中，存储器装置600可将读重试电压电平RRL确定为读电平。例如，包括在存储器装置600中的读电平控制器623可将读重试电压电平RRL确定为对于第一地址ADDR1的最佳读电压电平。

在步骤S810中，存储器装置600可基于默认读电压电平DRL与读重试电压电平RRL之间的差来确定读偏移表ROT。在步骤S820中，存储器控制器700可将指示读操作的命令CMD_RD和第二地址ADDR2发送至存储器装置600。在另一实施例中，在首先执行步骤S820之后，可执行步骤S810。

在步骤S830中，存储器装置600可基于读偏移表ROT确定对于第二地址ADDR2的校正后的读电压电平CRL。例如，包括在存储器装置600中的读电平控制器623可基于读偏移表ROT确定读电压偏移，并且可通过将确定的读电压偏移施加至默认读电压电平DRL来获得校正后的读电压电平CRL。

在步骤S840中，存储器装置600可利用校正后的读电压电平CRL执行对于第二地址ADDR2的读操作。例如，存储器装置600可通过将具有校正后的读电压电平CRL的读电压施加至对应于第二地址ADDR2的字线来执行读操作。

虽然已参照本发明构思的示例性实施例示出和描述了本发明构思，但是本领域普通技术人员应该清楚，在不脱离由所附权利要求限定的本发明构思的精神和范围的前提下，可在其中作出各种形式和细节上的改变。