存储器系统及存储器系统的操作方法与流程

本申请要求于2015年12月23日递交的申请号为10-2015-0184906的韩国专利申请的优先权，其公开全文通过引用并入本文。

技术领域

本发明的各种示例性实施例涉及一种存储器系统，并且更特别地涉及一种能够管理缓冲区/缓存(cache)的数据的存储器系统及其操作方法。

背景技术：

计算机环境范式已经转变为可随时随地使用的普适计算系统。由于该事实，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用已快速增加。这些便携式电子装置通常使用具有存储器装置即数据存储装置的存储器系统。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。

由于使用存储器装置的数据存储装置不具有活动部件，所以它们提供了优良的稳定性、耐久性、高的信息存取速度以及低功耗。具有这种优点的数据存储装置的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。

技术实现要素：

本发明的各种实施例涉及一种存储器系统，该存储器系统能够通过最小化存储器系统的复杂性和性能退化以及通过最大化存储器装置的使用效率以高操作速度稳定地处理数据。

根据本发明的实施例，存储器系统可包括：存储器装置，其适于存储数据；以及控制器，其适于将主机提供的第一数据存储在根据第一数据的类型对应于第一数据的优先级的缓存的第一区域和第二区域中的一个区域中。

第一数据的类型可包括第一数据的数据局部性、对第一数据的处理的模式以及对第一数据的命令操作的频率、数量或时长(aging)中的一个或多个。根据第一数据的值、对第一数据的命令操作的可靠性、对第一数据的处理的可靠性以及第一数据的大小中的一个或多个可以确定第一数据的优先级。第一区域可包括第一MRU区域和第一LRU区域。第二区域可包括第二MRU区域和第二LRU区域。当主机提供的第一数据可能是存储在第一区域和第二区域中的一个区域中的多个数据中的一个时，控制器将第一数据存储在第一区域的第一MRU区域中。控制器可将存储在第一区域中的多个数据中的除第一数据外的其它数据移动至第一区域的第一LRU区域，并且控制器可将除第一数据外的其它数据中的存储在第一LRU区域中的数据移动并且存储至第二区域的第二MRU区域。当主机提供的第一数据不可能是存储在第一区域和第二区域两者中的多个数据中的任意一个时，控制器可将第一数据移动并且存储至第二区域的第二MRU区域中。控制器可将存储在第二区域中的多个数据中的除第一数据外的其它数据移动至第二区域的第二LRU区域，并且控制器可从第二区域移除除第一数据外的其它数据中的存储在第二LRU区域中的数据。

根据本发明的实施例，存储器系统的操作方法可包括：接收主机提供的用于存储器装置的第一数据；以及将第一数据存储在根据第一数据的类型对应于第一数据的优先级的缓存的第一区域和第二区域中的一个区域中。

第一数据的类型可包括第一数据的数据局部性、对第一数据的处理的模式以及对第一数据的命令操作的频率、数量或时长中的一个或多个。第一数据的存储可根据第一数据的值、对第一数据的命令操作的可靠性、对第一数据的处理的可靠性以及第一数据的大小中的一个或多个确定第一数据的优先级。第一区域包括第一MRU区域和第一LRU区域。第二区域包括第二MRU区域和第二LRU区域。当主机提供的第一数据可能是存储在第一区域和第二区域中的一个区域中的多个数据中的一个时，第一数据被存储在第一区域的第一MRU区域中。第一数据的存储可将存储于第一区域中的多个数据中的除第一数据外的其它数据移动至第一区域的第一LRU区域中，并且第一数据的存储可将除第一数据外的其它数据中的存储于第一LRU区域中的数据移动并且存储至第二区域的第二MRU区域。当主机提供的第一数据不可能为存储在第一区域和第二区域两者中的多个数据中的任意一个时，第一数据的存储将第一数据移动并且存储至第二区域的第二MRU区域中。第一数据的存储可将存储在第二区域中的多个数据中的除第一数据外的其它数据移动至第二区域的第二LRU区域中，并且第一数据的存储可从第二区域移除除第一数据外的其它数据中的存储在第二LRU区域中的数据。

附图说明

图1是示出根据本发明的实施例的包括存储器系统的数据处理系统的简图。

图2是示出图1中所示的存储器系统中的存储器装置的简图。

图3是示出根据本发明的实施例的存储器装置中的存储块的电路图。

图4至图11是示意性地示出了图2中所示的存储器装置的简图。

图12A和图12B是示意性地示出根据本发明的第一实施例的缓冲区缓存操作的简图。

图13A和图13B是示意性地示出根据本发明的第二实施例的缓冲区缓存操作的简图。

图14A和图14B是示意性地示出根据本发明的第三实施例的缓冲区缓存操作的简图。

图15A和图15B是示意性地示出根据本发明的第四实施例的缓冲区缓存操作的简图。

图16A和图16B是示意性地示出根据本发明的第五实施例的缓冲区缓存操作的简图。

具体实施方式

下文将参照附图更加详细地描述各种实施例。然而，本发明可以不同形式呈现并且不应解释为限于本文阐述的实施例。而是，提供这些实施例使得本公开将是彻底且完整的，并且将向本领域的技术人员完全地传达本发明的范围。贯穿本公开，遍及本发明的各个附图和实施例中的相似的参考标记指代相似的部件。

图1是示出根据实施例的包括存储器系统的数据处理系统的框图。

参照图1，数据处理系统100可包括主机102和存储器系统110。

主机102可例如包括诸如移动电话、MP3播放器和膝上型电脑的便携式电子装置或诸如台式电脑、游戏机、电视机和投影仪的电子装置。

存储器系统110可响应于来自主机102的请求操作，并且更具体地，存储将由主机102访问的数据。换言之，存储器系统110可用作主机102的主存储器系统或辅助存储器系统。存储器系统110可利用根据主机接口的协议与主机102电联接的各种存储装置中的任意一种来实现。存储器系统110可利用诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸的MMC(RS-MMC)和微型-MMC、安全数字(SD)卡、迷你-SD和微型-SD、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等的各种存储装置中的任意一种来实现。

存储器系统110的存储装置可利用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器装置或诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和电阻式RAM(RRAM)的非易失性存储器装置来实现。

存储器系统110可包括存储待由主机102访问的数据的存储器装置150以及可控制数据在存储器装置150中的存储的控制器130。

控制器130和存储器装置150可集成到一个半导体装置中。例如，控制器130和存储器装置150可集成到一个半导体装置中并且配置固态驱动器(SSD)。当存储器系统110用作SSD时，与存储器系统110电联接的主机102的操作速度可显著增加。

控制器130和存储器装置150可集成到一个半导体装置中并且配置存储卡。控制器130和存储卡150可集成到一个半导体装置中并且配置诸如个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC及微型-MMC、安全数字(SD)卡、迷你-SD、微型-SD和SDHC以及通用闪速存储(UFS)装置的存储卡。

此外，存储器系统110可配置计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下发送信息并且接收信息的装置、配置家庭网络的各种电子装置中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息处理网络的各种电子装置中的一种、RFID装置或配置计算系统的各种构成元件中的一个。

当电源中断时，存储器系统110的存储器装置150可保留存储的数据，且特别地，存储器装置150可在写入操作期间存储主机102提供的数据并且在读取操作期间向主机102提供存储的数据。存储器装置150可包括多个存储块152、154和156。存储块152、154和156的每一个可包括多个页面。每个页面可包括多个存储器单元，其中多个字线(WL)电联接至多个存储器单元。存储器装置150可以是非易失性存储器装置，例如，闪速存储器。闪速存储器可具有三维(3D)堆叠结构。稍后将参照图2至图11详细地描述存储器装置150的结构和存储器装置150的三维(3D)堆叠结构。

存储器系统110的控制器130可响应于来自主机102的请求来控制存储器装置150。控制器130可向主机102提供从存储器装置150读取的数据，并且将主机102提供的数据存储至存储器装置150中。为此，控制器130可控制存储器装置150的全部操作，诸如读取操作、写入操作、编程操作和擦除操作。

详细地，控制器130可包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理(PMU)单元140、NAND闪速控制器(NFC)142和存储器144。

主机接口单元132可处理主机102提供的命令和数据，并且可通过诸如通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、加强型小型磁盘接口(ESDI)和集成驱动器电子设备(IDE)的各种接口协议中的至少一种协议与主机102通信。

ECC单元138可在读取操作期间检测和校正从存储器装置150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值时，ECC单元138可以不校正错误位，并且可输出指示校正错误位失败的错误校正失败信号。

ECC单元138可基于诸如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、turbo码、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)等的编码调制执行错误校正操作。ECC单元138可包括用于错误校正操作的所有电路、系统或装置。

PMU 140可提供和管理用于控制器130的电源，即，用于控制器130中包括的构成元件的电源。

NFC 142可用作控制器130和存储器装置150之间的存储器接口以允许控制器130响应于来自主机102的请求控制存储器装置150。当存储器装置150为闪速存储器时，且特别地，当存储器装置150为NAND闪速存储器时，NFC 142可在处理器134的控制下产生用于存储器装置150的控制信号并且处理数据。

存储器144可用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可向主机102提供从存储器装置150读取的数据并且将主机102提供的数据存储在存储器装置150中。当控制器130控制存储器装置150的操作时，存储器144可存储控制器130和存储器装置150用于诸如读取、写入、编程和擦除操作的操作的数据。

存储器144可利用易失性存储器来实现。存储器144可利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实现。如上所述，存储器144可存储主机102和存储器装置150用于读和写入操作的数据。为了存储数据，存储器144可包括编程存储器、数据存储器、写入缓冲区、读取缓冲区、映射缓冲区等。

处理器134可控制存储器系统110的一般操作，以及响应于来自主机102的写入请求或读取请求控制用于存储器装置150的写入操作或读取操作。处理器134可驱动被称为闪存转换层(FTL)的固件来控制存储器系统110的一般操作。处理器134可利用微处理器或中央处理单元(CPU)来实现。

管理单元(未示出)可包括在处理器134中，并且可执行存储器装置150的坏块管理。管理单元可找出包括在存储器装置150中的处于用于进一步使用的不令人满意的条件中的坏存储块，并且对坏存储块执行坏块管理。当存储器装置150为闪速存储器例如NAND闪速存储器时，在写入操作期间例如编程操作期间，由于NAND逻辑功能的特性，可能出现编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可编程到新存储块中。此外，由于编程失败导致的坏块使具有3D堆叠结构的存储器装置150的使用效率和存储器系统110的可靠性严重恶化，因此需要可靠的坏块管理。

图2是示出图1中所示的存储器装置150的示意图。

参照图2，存储器装置150可包括多个存储块，例如，第零至第(N-1)块210至240，其中N为正整数。多个存储块210至240中的每个可包括多个页面，例如，2^M数量的页面(2^M个页面)，本发明将不限于此并且其中M为正整数。多个页面中的每个可包括多个存储器单元，其中多个字线电联接至多个存储器单元。

此外，根据每个存储器单元中可存储或表达的位的数量，存储器装置150可包括多个存储块，如单层单元(SLC)存储块和多层单元(MLC)存储块。SLC存储块可包括利用存储器单元来实现的多个页面，其中每个存储器单元能够存储1位数据。MLC存储块可包括利用存储器单元来实现的多个页面，其中每个存储器单元能够存储多位数据，例如，2位或更多位数据。包括利用存储器单元来实现的多个页面的MLC存储块可被定义为三层单元(TLC)存储块，其中每个存储器单元能够存储3位数据。

多个存储块210至240中的每一个可在写入操作期间存储主机装置102提供的数据，并且可在读取操作期间向主机102提供存储的数据。

图3是示出图1中所示的多个存储块152至156中的一个存储块的电路图。

参照图3，存储器装置150的存储块152可包括分别电联接至位线BL0至BLm-1的多个单元串340。每列的单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可串联地电连接在选择晶体管DST和选择晶体管SST之间。各自的存储器单元MC0至MCn-1可由多层单元(MLC)配置，每个多层单元存储多个位的数据信息。串340可分别电联接至对应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，并且“CSL”表示共源线。

尽管图3作为示例示出由NAND闪速存储器单元配置的存储块152，但是应当注意到，根据实施例的存储器装置150的存储块152不限于NAND闪速存储器并且可由NOR闪速存储器、结合至少两种存储器单元的混合闪速存储器或控制器内置在存储器芯片中的1-NAND闪速存储器实现。半导体装置的操作特征不仅可应用于其中电荷存储层由导电浮置栅(gate)配置的闪速存储器装置，而且可应用于其中电荷存储层由介电层配置的电荷捕获闪存(CTF)。

存储器装置150的电压供应块310可提供待根据操作模式供应至各自的字线的字线电压，例如，编程电压、读取电压和通过电压，以及待供应至体材料(bulk)例如其中形成有存储器单元的阱区的电压。电压供应块310可在控制电路(未示出)的控制下执行电压产生操作。电压供应块310可产生多个可变读取电压以产生多个读取数据、在控制电路的控制下选择存储块或存储器单元阵列的扇区中的一个、选择被选择的存储块的字线中的一个字线以及向被选择的字线和未被选择的字线提供字线电压。

存储器装置150的读取/写入电路320可由控制电路控制，并且可根据操作模式用作感测放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可用作用于从存储器单元阵列读取数据的感测放大器。另外，在编程操作期间，读取/写入电路320可用作写入驱动器，其根据待存储在存储器单元阵列中的数据来驱动位线。读取/写入电路320可在编程操作期间从缓冲区(未示出)接收待被写入存储器单元阵列中的数据，并且可根据输入的数据驱动位线。为此，读取/写入电路320可包括分别对应于列或位线或者列对或位线对的多个页面缓冲区322、324和326，并且多个锁存器(未示出)可包含在页面缓冲区322、324和326中的每个中。

图4至图11是示出图1中所示的存储器装置150的示意图。

图4是示出图1中所示的存储器装置150的多个存储块152至156的示例的框图。

参照图4，存储器装置150可包含多个存储块BLK0至BLKN-1，并且每个存储块BLK0至BLKN-1都可以三维(3D)结构或垂直结构实现。各自的存储块BLK0至BLKN-1可包括在第一方向至第三方向例如x轴方向、y轴方向和z轴方向上延伸的结构。

各自的存储块BLK0至BLKN-1可包括在第二方向上延伸的多个NAND串NS。多个NAND串NS可设置在第一方向和第三方向上。每个NAND串NS可电联接到位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚拟字线DWL和共源线CSL。换言之，各自的存储块BLK0至BLKN-1可电联接到多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL和多个共源线CSL。

图5是图4中所示的多个存储块BLK0至BLKN-1中的一个BLKi的立体图。图6是图5中所示的存储块BLKi沿着线I-I＇截取的截面图。

参照图5和图6，存储器装置150的多个存储块中的存储块BLKi可包含在第一方向至第三方向上延伸的结构。

衬底5111可被设置。衬底5111可包括掺杂有第一类型杂质的硅材料。衬底5111可包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如，袋(pocket)p-阱，以及包括围绕p-型阱的n-型阱。尽管在本示例实施例中，衬底5111是p-型硅，但是应该注意到，衬底5111不限于为p-型硅。

在第一方向上延伸的多个掺杂区域5311至5314可设置在衬底5111上方。多个掺杂区域5311至5314可含有不同于衬底5111的第二类型杂质。多个掺杂区域5311至5314可掺杂有n-型杂质。尽管在本示例实施例中，第一至第四掺杂区域5311至5314是n-型的，但是应该注意到，第一至第四掺杂区域5311-5314不限于为n-型的。

在衬底5111上方的第一掺杂区域5311和第二掺杂区域5312之间的区域中，在第一方向上延伸的多个介电材料5112可顺序地设置在第二方向上。介电材料5112和衬底5111可在第二方向上以预定的距离彼此隔开。介电材料5112可包括介电材料，诸如氧化硅。

在衬底5111上方的第一掺杂区域5311和第二掺杂区域5312之间的区域中，在第一方向上顺序地设置且在第二方向上穿过介电材料5112的多个柱状物5113可被设置。多个柱状物5113可分别穿过介电材料5112并且可与衬底5111电联接。每个柱状物5113可由多种材料配置。每个柱状物5113的表面层5114可包括掺杂有第一类型杂质的硅材料。每个柱状物5113的表面层5114可包括掺杂有与衬底5111相同类型的杂质的硅材料。尽管在本示例实施例中，每个柱状物5113的表面层5114可包括p-型硅，但是每个柱状物5113的表面层5114不限于为p-型硅。

每个柱状物5113的内层5115可由介电材料形成。每个柱状物5113的内层5115可由诸如氧化硅的介电材料来填充。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，介电层5116可沿着介电材料5112、柱状物5113和衬底5111的暴露表面设置。介电层5116的厚度可小于介电材料5112之间的距离的一半。换言之，可设置有不同于介电材料5112和介电层5116的材料的区域可设置在(i)设置在介电材料5112的第一介电材料的底面上方的介电层5116和(ii)设置在介电材料5112的第二介电材料的顶面上方的介电层5116之间。介电材料5112位于第一介电材料下方。

在第一掺杂区域5311和第二掺杂区域5312之间的区域中，导电材料5211-5291可设置在介电层5116的暴露表面上方。在第一方向上延伸的导电材料5211可设置在邻近衬底5111的介电材料5112和衬底5111之间。特别地，在第一方向上延伸的导电材料5211可设置在(i)设置在衬底5111上方的介电层5116和(ii)设置在邻近衬底5111的介电材料5112的底面上方的介电层5116之间。

在第一方向上延伸的导电材料可设置在(i)设置在介电材料5112中的一个介电材料的顶面上方的介电层5116和(ii)设置在介电材料5112的另一个介电材料的底面上方的介电层5116之间，其中另一个介电材料设置在特定介电材料5112上方。在第一方向上延伸的导电材料5221-5281可设置在介电材料5112之间。在第一方向上延伸的导电材料5291可设置在最上面的介电材料5112上方。在第一方向上延伸的导电材料5211-5291可以是金属材料。在第一方向上延伸的导电材料5211-5291可以是诸如多晶硅的导电材料。

在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置与在第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置在第一方向上延伸的多个介电材料5112、在第一方向上顺序地设置且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料5212至5292。

在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置与在第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置在第一方向上延伸的多个介电材料5112、在第一方向上顺序地设置且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料5213至5293。

漏极5320可分别设置在多个柱状物5113上方。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n-型杂质的硅材料。尽管在本示例实施例中，漏极5320包括n-型硅，但是应该注意到，漏极5320不限于为n-型硅。例如，每个漏极5320的宽度可大于每个对应的柱状物5113的宽度。每个漏极5320可以焊盘的形状设置在每个对应的柱状物5113的顶面上方。

在第三方向上延伸的导电材料5331至5333可设置在漏极5320上方。导电材料5331至5333可顺序地设置在第一方向上。各自的导电材料5331至5333可与对应区域的漏极5320电联接。漏极5320和在第三方向上延伸的导电材料5331至5333可通过接触插塞来电联接。在第三方向上延伸的导电材料5331至5333可以是金属材料。在第三方向上延伸的导电材料5331至5333可以是诸如多晶硅的导电材料。

在图5和图6中，各自的柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成串。各自的柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成NAND串NS。每个NAND串NS可包括多个晶体管结构TS。

图7是图6中所示的晶体管结构TS的截面图。

参照图7，在图6中所示的晶体管结构TS中，介电层5116可包括第一至第三子介电层5117、5118和5119。

每个柱状物5113中的p-型硅的表面层5114可用作主体。邻近柱状物5113的第一子介电层5117可用作隧穿介电层，并且可包括热氧化层。

第二子介电层5118可用作电荷存储层。第二子介电层5118可用作电荷捕获层，并且可包括氮化物层或诸如氧化铝层、二氧化铪层等的金属氧化物层。

邻近导电材料5233的第三子介电层5119可用作阻断介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可形成为单层或多层。第三子介电层5119可以是介电常数大于第一子介电层5117和第二子介电层5118的诸如氧化铝层、二氧化铪层等的高k介电层。

导电材料5233可用作栅或控制栅。即，栅或控制栅5233、阻断介电层5119、电荷存储层5118、隧穿介电层5117和主体5114可形成晶体管或存储器单元晶体管结构。例如，第一至第三子介电层5117至5119可形成氧化物-氮化物-氧化物(ONO)结构。在本实施例中，为了方便起见，每个柱状物5113中的p-型硅的表面层5114将被称为第二方向上的主体。

存储块BLKi可包括多个柱状物5113。即，存储块BLKi可包括多个NAND串NS。具体地，存储块BLKi可包括在第二方向或垂直于衬底5111的方向上延伸的多个NAND串NS。

每个NAND串NS可包括在第二方向上设置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个可用作串源极晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个可用作接地选择晶体管GST。

栅或控制栅可对应于在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293。换言之，栅或控制栅可在第一方向上延伸并且形成字线以及至少一个源极选择线SSL和至少一个接地选择线GSL至少两个选择线。

在第三方向上延伸的导电材料5331至5333可电联接至NAND串NS的一端。在第三方向上延伸的导电材料5331至5333可用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可电联接至一个位线BL。

在第一方向上延伸的第二类型掺杂区域5311至5314可以设置到NAND串NS的另一端。在第一方向上延伸的第二类型掺杂区域5311至5314可用作共源线CSL。

即，存储块BLKi可包括在垂直于衬底5111的方向例如第二方向上延伸的多个NAND串NS，并且可用作例如电荷捕获类型存储器的NAND闪速存储块，其中多个NAND串NS电联接至一个位线BL。

尽管图5至图7中示出了在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293设置在9个层中，但是应当注意到，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293不限于被设置在9个层中。例如，在第一方向上延伸的导电材料可设置在8个层、16个层或任意多个层中。换言之，在一个NAND串NS中，晶体管的数量可以是8个、16个或更多个。

尽管在图5至图7中示出了3个NAND串NS电联接至一个位线BL，但是应当注意到，本实施例不限于具有电联接至一个位线BL的3个NAND串NS。在存储块BLKi中，m数量的NAND串NS可电联接至一个位线BL，m是正整数。根据电联接至一个位线BL的NAND串NS的数量，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的数量和共源线5311至5314的数量也可以被控制。

此外，尽管图5至图7中示出了3个NAND串NS电联接至在第一方向上延伸的一个导电材料，但是应当注意到，本实施例不限于具有电联接至在第一方向上延伸的一个导电材料的3个NAND串NS。例如，n数量的NAND串NS可电联接至在第一方向上延伸的一个导电材料，n为正整数。根据电联接至在第一方向上延伸的一个导电材料的NAND串NS的数量，位线5331至5333的数量也可以被控制。

图8是示出参照图5至图7描述的具有第一结构的存储块BLKi的等效电路图。

参照图8，在具有第一结构的块BLKi中，NAND串NS11至NS31可设置在第一位线BL1和共源线CSL之间。第一位线BL1可对应于图5和图6的在第三方向上延伸的导电材料5331。NAND串NS12至NS32可设置在第二位线BL2和共源线CSL之间。第二位线BL2可对应于图5和图6的在第三方向上延伸的导电材料5332。NAND串NS13至NS33可设置在第三位线BL3和共源线CSL之间。第三位线BL3可对应于图5和图6的在第三方向上延伸的导电材料5333。

每个NAND串NS的源极选择晶体管SST可电联接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可电联接至共源线CSL。存储器单元MC可设置在每个NAND串NS的源极选择晶体管SST和接地选择晶体管GST之间。

在本示例中，NAND串NS可以由行和列的单元定义并且电联接至一个位线的NAND串NS可形成一列。电联接至第一位线BL1的NAND串NS11至NS31可对应于第一列，电联接至第二位线BL2的NAND串NS12至NS32可对应于第二列，并且电联接至第三位线BL3的NAND串NS13至NS33可对应于第三列。电联接至一个源极选择线SSL的NAND串NS可形成一行。电联接至第一源极选择线SSL1的NAND串NS11至NS13可形成第一行，电联接至第二源极选择线SSL2的NAND串NS21至NS23可形成第二行，并且电联接至第三源极选择线SSL3的NAND串NS31至NS33可形成第三行。

在每个NAND串NS中，高度可被定义。在每个NAND串NS中，邻近接地选择晶体管GST的存储器单元MC1的高度可具有值‘1’。在每个NAND串NS中，当从衬底5111测量时，随着存储器单元越来越靠近源极选择晶体管SST，存储器单元的高度可以增加。在每个NAND串NS中，邻近源极选择晶体管SST的存储器单元MC6的高度可以是7。

相同行中的NAND串NS的源极选择晶体管SST可共享源极选择线SSL。不同行中的NAND串NS的源极选择晶体管SST可分别电联接至不同的源极选择线SSL1、SSL2和SSL3。

相同行中的NAND串NS中在相同高度处的存储器单元可共享字线WL。即，在相同高度处，电联接至不同行中的NAND串NS的存储器单元MC的字线WL可以被电联接。相同行的NAND串NS中的在相同高度处的虚拟存储器单元DMC可共享虚拟字线DWL。即，在相同的高度或水平处，电联接至不同行中的NAND串NS的虚拟存储器单元DMC的虚拟字线DWL可以被电联接。

位于相同水平、高度或层的字线WL或虚拟字线DWL可以在可以设置在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电联接。在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可通过接触部共同电联接至上层。在上层处，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可被电联接。换言之，相同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。此外，不同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。即，NAND串NS11至NS13、NS21至NS23和NS31至NS33可电联接至接地选择线GSL。

共源线CSL可电联接至NAND串NS。在有源区域上方并且在衬底5111上方，第一至第四掺杂区域5311至5314可被电联接。第一至第四掺杂区域5311至5314可通过接触部电联接至上层，并且在上层处，第一至第四掺杂区域5311-5314可被电联接。

如图8中所示，相同高度或水平的字线WL可被电联接。因此，当在特定高度处的字线WL被选择时，电联接至字线WL的所有NAND串NS可被选择。不同行中的NAND串NS可电联接至不同的源极选择线SSL。因此，在电联接至相同字线WL的NAND串NS中，通过选择源极选择线SSL1至SSL3中的一个，未被选择的行中的NAND串NS可与位线BL1至BL3电隔离。换言之，通过选择源极选择线SSL1至SSL3中的一个，NAND串NS的行可被选择。此外，通过选择位线BL1至BL3中的一个，被选择的行中的NAND串NS可以在列的单元中被选择。

在每个NAND串NS中，可设置虚拟存储器单元DMC。在图8中，虚拟存储器单元DMC可设置在每个NAND串NS中的第三存储器单元MC3和第四存储器单元MC4之间。即，第一至第三存储器单元MC1至MC3可设置在虚拟存储器单元DMC和接地选择晶体管GST之间。第四至第六存储器单元MC4至MC6可设置在虚拟存储器单元DMC和源极选择晶体管SST之间。每个NAND串NS的存储器单元MC可通过虚拟存储器单元DMC被划分为存储器单元组。在划分的存储器单元组中，邻近接地选择晶体管GST的存储器单元例如MC1至MC3可被称为下部存储器单元组，并且邻近串选择晶体管SST的存储器单元例如MC4至MC6可被称为上部存储器单元组。

在下文中，将参照图9至图11进行详细的描述，图9至图11示出根据利用不同于第一结构的三维(3D)非易失性存储器装置实现的实施例的存储器系统中的存储器装置。

图9是示意性地示出利用不同于上文参照图5至图8描述的第一结构的三维(3D)非易失性存储器装置实现的存储器装置并且示出图4的多个存储块的存储块BLKj的立体图。图10是示出沿着图9的线VII-VII＇截取的存储块BLKj的截面图。

参照图9和图10，图1的存储器装置150的多个存储块中的存储块BLKj可包括在第一至第三方向上延伸的结构。

可设置衬底6311。例如，衬底6311可包括掺杂有第一类型杂质的硅材料。例如，衬底6311可包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如，袋p-阱，并且包括围绕p-型阱的n-型阱。尽管在本示例实施例中，衬底6311是p-型硅，但是应当注意到，衬底6311不限于为p-型硅。

在x轴方向和y轴方向上延伸的第一至第四导电材料6321-6324被设置在衬底6311上方。第一至第四导电材料6321-6324可在z轴方向上以预定距离隔开。

在x轴方向和y轴方向上延伸的第五至第八导电材料6325-6328可设置在衬底6311上方。第五至第八导电材料6325-6328可在z轴方向上以预定距离隔开。第五至第八导电材料6325-6328可在y轴方向上与第一至第四导电材料6321-6324隔开。

可设置穿过第一至第四导电材料6321-6324的多个下部柱状物DP。每个下部柱状物DP在z轴方向上延伸。此外，可设置穿过第五至第八导电材料6325-6328的多个上部柱状物UP。每个上部柱状物UP在z轴方向上延伸。

下部柱状物DP和上部柱状物UP中的每一个可包括内部材料6361、中间层6362和表面层6363。中间层6362可用作单元晶体管的沟道。表面层6363可包括阻断介电层、电荷存储层和隧穿介电层。

下部柱状物DP和上部柱状物UP可通过管栅PG电联接。管栅PG可设置在衬底6311中。例如，管栅PG可包括与下部柱状物DP和上部柱状物UP相同的材料。

在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可包括n-型硅材料。第二类型的掺杂材料6312可用作共源线CSL。

漏极6340可设置在上部柱状物UP上方。漏极6340可包括n-型硅材料。在y轴方向上延伸的第一上部导电材料6351和第二上部导电材料6352可设置在漏极6340上方。

第一上部导电材料6351和第二上部导电材料6352可在x轴方向上隔开。第一上部导电材料6351和第二上部导电材料6352可由金属形成。第一上部导电材料6351和第二上部导电材料6352以及漏极6340可通过接触插塞电联接。第一上部导电材料6351和第二上部导电材料6352分别用作第一位线BL1和第二位线BL2。

第一导电材料6321可用作源极选择线SSL，第二导电材料6322可用作第一虚拟字线DWL1，并且第三导电材料6323和第四导电材料6324分别用作第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327可用作第二虚拟字线DWL2，并且第八导电材料6328可用作漏极选择线DSL。

下部柱状物DP和邻近下部柱状物DP的第一至第四导电材料6321至6324形成下部串。上部柱状物UP和邻近上部柱状物UP的第五至第八导电材料6325至6328形成上部串。下部串和上部串可通过管栅PG电联接。下部串的一端可电联接至用作共源线CSL的第二类型的掺杂材料6312。上部串的一端可通过漏极6340电联接至对应的位线。一个下部串和一个上部串形成一个单元串，该单元串电联接在用作共源线CSL的第二类型的掺杂材料6312和用作位线BL的上部导电材料层6351和6352中的对应一个之间。

换言之，下部串可包括源极选择晶体管SST、第一虚拟存储器单元DMC1、第一主存储器单元MMC1和第二主存储器单元MMC2。上部串可包括第三主存储器单元MMC3、第四主存储器单元MMC4、第二虚拟存储器单元DMC2以及漏极选择晶体管DST。

在图9和图10中，上部串和下部串可形成NAND串NS，并且NAND串NS可包括多个晶体管结构TS。因为上文参照图7详细地描述了包含在图9和图10中的NAND串NS中的晶体管结构，所以在此将省略其的详细描述。

图11是示出如上参照图9和图10描述的具有第二结构的存储块BLKj的等效电路的电路图。为了方便起见，仅示出形成在第二结构的存储块BLKj中的一对的第一串和第二串。

参照图11，在存储器装置150的多个块中的具有第二结构的存储块BLKj中，可以定义多个对的方式设置单元串，其中每个单元串利用如上参照图9和图10描述的通过管栅PG电联接的一个上部串和一个下部串来实现。

换言之，在具有第二结构的特定存储块BLKj中，沿着第一沟道CH1(未示出)堆叠的存储器单元CG0至CG31，例如，至少一个源极选择栅SSG1和至少一个漏极选择栅DSG1可形成第一串ST1，以及沿着第二沟道CH2(未示出)堆叠的存储器单元CG0至CG31，例如，至少一个源极选择栅SSG2和至少一个漏极选择栅DSG2可形成第二串ST2。

第一串ST1和第二串ST2可电联接至相同的漏极选择线DSL和相同的源极选择线SSL。第一串ST1可电联接至第一位线BL1，并且第二串ST2可电联接至第二位线BL2。

尽管图11中描述了第一串ST1和第二串ST2电联接至相同的漏极选择线DSL和相同的源极选择线SSL，但是可以想到，第一串ST1和第二串ST2可电联接至相同的源极选择线SSL和相同的位线BL，第一串ST1可电联接至第一漏极选择线DSL1，并且第二串ST2可电联接至第二漏极选择线DSL2。进一步地，可以想到，第一串ST1和第二串ST2可电联接至相同的漏极选择线DSL和相同的位线BL，第一串ST1可电联接至第一源极选择线SSL1并且第二串ST2可电联接第二源极选择线SSL2。

在下文中，根据本发明的实施例，将公开对存储器系统中的存储器装置的数据处理，特别是对应于主机102提供的命令的命令操作，例如，对存储器装置150的命令数据处理操作。

图12A和图12B是示意性地示出根据本发明的第一实施例的缓冲区缓存操作的简图。

参照图12A和图12B，缓冲区/缓存可包括用于存储相对较高的读取或写入频率的数据的第一区域12A和用于存储相对较低的读取或写入频率的数据的第二区域12B。

第一区域12A和第二区域12B中的每一个可包括用于存储根据最近最多使用(MRU)算法的数据的MRU区域和用于存储根据最近最少使用(LRU)算法管理的数据的LRU区域。例如，第一区域12A可包括第一MRU区域MRU_1和第一LRU区域LRU_1，并且第二区域12B可包括第二MRU区域MRU_2和第二LRU区域LRU_2。第一区域12A可以是热区域且第二区域12B可以是冷区域。热数据可存储在热区域中，以及冷数据可存储在冷区域中。

控制器130可根据数据的类型来对属于对应于数据的优先级的第一区域12A和第二区域12B的数据进行分类。

属于第一区域12A的数据可在数据的重要性、数据处理的可靠性和数据大小中的一个或多个方面比属于第二区域12B的数据具有较高的级别。根据本发明的实施例，在存储器系统110中，相较于属于第二区域12B的数据，可以更高的优先级更稳定地处理属于第一区域12A的数据。根据数据特征、数据局部性、数据处理模式、对数据的读取/写入/擦除操作的频率/数量/时长等可以确定数据的类型。根据数据的值、对数据的命令操作的可靠性、数据处理的可靠性和数据大小中的一个或多个可以确定数据的优先级。

参照图12A和图12B，控制器130可接收主机102提供的用于读取操作或写入操作的命令、地址和数据。当控制器130对主机102提供的数据执行命令操作即读取操作或写入操作时，控制器130可首先检查数据是否存储在第一区域12A中。当数据未存储在第一区域12A中时，控制器130可检查数据是否存储在第二区域12B中。当数据未存储在第二区域12B中时，控制器130可根据对应于主机102提供的命令的命令操作将数据存储在第二区域12B中。

例如，参照图12A，当控制器130对主机102提供的第一数据DATA1执行命令操作即读取操作或写入操作时，控制器130可首先检查第一数据DATA1是否存储在第一区域12A中。当第一数据DATA1未存储在第一区域12A中时，控制器130可检查第一数据DATA1是否存储在第二区域12B中。如图12B中所示，当第一数据DATA1未存储在第二区域12B中时，控制器130可将第一数据DATA1存储在第二区域12B的第二MRU区域MRU_2中。如上所述，当控制器130尝试访问第一数据DATA1且因为第一数据DATA1未存储在第二区域12B或冷区域中而发生缓冲区丢失(miss)时，控制器130当命令操作是读取操作时可从存储块读出第一数据DATA1并且可将读出的第一数据DATA1存储在第二区域12B中。此外，控制器130尝试访问第一数据DATA1且因为第一数据DATA1未存储在第二区域12B或冷区域中而发生缓冲区丢失时，控制器130可在命令操作是写入操作时根据写入操作将第一数据DATA1存储在第二区域12B中。

在此，第一数据DATA1在命令操作时没有存储在第一区域12A和第二区域12B两者中，并且因为第一数据DATA1由于命令操作而首先被认为在第一区域12A和第二区域12B两者中，因此由于命令操作第一数据DATA1可被存储在第二区域12B中。

图13A和图13B是示意性地示出根据本发明的第二实施例的缓冲区缓存操作的简图。

参照图13A和图13B，缓冲区/缓存可包括第一区域12A和第二区域12B。第一区域12A可以为热区域且第二区域12B可以为冷区域。参照图12A和图12B描述了第一区域12A和第二区域12B，因此将省略对第一区域12A和第二区域12B的详细描述。

参照图13A，没有数据存储在第一区域12A中且多个数据存储在第二区域12B中。例如，多个数据可包括第一数据DATA1、第二数据DATA2和第三数据DATA3。第一数据DATA1至第三数据DATA3可根据LRU算法顺序地存储在第二区域12B中。

控制器130可接收主机102提供的用于读取操作或写入操作的命令、地址和数据。当控制器130对主机102提供的数据执行命令操作即读取操作或写入操作时，控制器130可首先检查数据是否存储在第一区域12A中。当数据没有存储在第一区域12A中时，控制器130可检查数据是否存储在第二区域12B中。当数据存储在第二区域12B中时，控制器130可将主机102提供的数据移动至第一区域12A，并且可将数据存储在第一区域12A的第一MRU区域MRU_1中。控制器130可将存储在第二区域12B中的其它数据移动至第二区域12B的第二MRU区域MRU_2中。

例如，参照图13A，控制器130可接收主机102提供的用于读取操作或写入操作的命令、地址和第一数据DATA1。当控制器130对主机102提供的第一数据DATA1执行命令操作即读取操作或写入操作时，控制器130可首先检查第一数据DATA1是否存储在第一区域12A中。当第一数据DATA1没有存储在第一区域12A中时，控制器130可检查第一数据DATA1是否存储在第二区域12B中。如图13B中所示，当第一数据DATA1存储在第二区域12B中时，控制器130可将第一数据DATA1移动至第一区域12A，并且将第一数据DATA1存储在第一区域12A的第一MRU区域MRU_1中。控制器130可将存储在第二区域12B中的第二数据DATA2和第三数据DATA3移动至第二区域12B的第二MRU区域MRU_2中。

图14A和图14B是示意性地示出根据本发明的第三实施例的缓冲区缓存操作的简图。

参照图14A和图14B，缓冲区/缓存可包括第一区域12A和第二区域12B。第一区域12A可以是热区域且第二区域12B可以是冷区域。参照图12A和图12B描述了第一区域12A和第二区域12B，因此将省略对第一区域12A和第二区域12B的详细描述。

参照图14A，多个数据存储在第一区域12A和第二区域12B中。例如，第一数据DATA1、第二数据DATA2、第三数据DATA3、第四数据DATA4和第五数据DATA5可包括在第一区域12A中。例如，第六数据DATA6、第七数据DATA7和第八数据DATA8可包括在第二区域12B中。多个数据可根据LRU算法顺序地存储在第一区域12A和第二区域12B中。

控制器130可接收主机102提供的用于读取操作或写入操作的命令、地址和数据。当控制器130对主机102提供的数据执行命令操作即读取操作或写入操作时，控制器130可首先检查数据是否存储在第一区域12A中。当数据没有存储在第一区域12A中时，控制器130可检查数据是否存储在第二区域12B中。当数据存储在第二区域12B中时，控制器130可将主机102提供的数据移动至第一区域12A，并且将数据存储在第一区域12A的第一MRU区域MRU_1中。控制器130可将存储在第一区域12A中的其它数据移动至第一区域12A的第一LRU区域LRU_1中。控制器130可将存储在第一区域12A的第一LRU区域LRU_1中的数据例如存储在第一区域12A的第一LRU区域LRU_1的最后位置中的数据移动至第二区域12B，并且将移动的数据存储至第二区域12B的第二MRU区域MRU_2。

参照图14A，控制器130可接收主机102提供的用于读取操作或写入操作的命令、地址和第六数据DATA6。当控制器130对主机102提供的第六数据DATA6执行命令操作即读取操作或写入操作时，控制器130可首先检查第六数据DATA6是否存储在第一区域12A中。当第六数据DATA6没有存储在第一区域12A中时，控制器130可检查第六数据DATA6是否存储在第二区域12B中。如图14B中所示，当第六数据DATA6存储在第二区域12B中时，控制器130可将第六数据DATA6移动至第一区域12A，并且将第六数据DATA6存储在第一区域12A的第一MRU区域MRU_1中。控制器130可将存储在第一区域12A中的第一数据DATA1至第四数据DATA4移动至第一区域12A的第一LRU区域LRU_1，并且将第五数据DATA5移动至第二区域12B。在此，控制器130可将第五数据DATA5存储在第二区域12B的第二MRU区域MRU_2中。控制器130可将存储在第二区域12B中的第七数据DATA7和第八数据DATA8移动至第二区域12B的第二LRU区域LRU_2。

图15A和图15B是示意性地示出根据本发明的第四实施例的缓冲区缓存操作的简图。

参照图15A和图15B，缓冲区/缓存可包括第一区域12A和第二区域12B。第一区域12A可以是热区域且第二区域12B可以是冷区域。参照图12A和图12B描述了第一区域12A和第二区域12B，因此将省略对第一区域12A和第二区域12B的详细描述。

参照图15A，多个数据存储在第一区域12A和第二区域12B中。例如，第一数据DATA1、第二数据DATA2、第三数据DATA3、第四数据DATA4和第五数据DATA5可包括在第一区域12A中。例如，第六数据DATA6、第七数据DATA7和第八数据DATA8可包括在第二区域12B中。多个数据可根据LRU算法顺序地存储在第一区域12A和第二区域12B中。

控制器130可接收主机102提供的用于读取操作或写入操作的命令、地址和数据。当控制器130对主机102提供的数据执行命令操作即读取操作或写入操作时，控制器130可首先检查数据是否存储在第一区域12A中。当数据存储在第一区域12A中时，控制器130可将数据存储在第一区域12A的第一MRU区域MRU_1中，并且可将其它数据移动至第一区域12A的第一LRU区域LRU_1。

参照图15A，控制器130可接收主机102提供的用于读取操作或写入操作的命令、地址和第五数据DATA5。当控制器130对主机102提供的第五数据DATA5执行命令操作即读取操作或写入操作时，控制器130可首先检查第五数据DATA5是否存储在第一区域12A中。如图15B所示，当第五数据DATA5存储在第一区域12A中时，控制器130可将第五数据DATA5存储在第一区域12A的第一MRU区域MRU_1中，并且可将存储在第一区域12A中的第一数据DATA1至第四数据DATA4移动至第一区域12A的第一LRU区域LRU_1。

图16A和图16B是示意性地示出根据本发明的第五实施例的缓冲区缓存操作的简图。

参照图16A和图16B，缓冲区/缓存可包括第一区域12A和第二区域12B。第一区域12A可以是热区域且第二区域12B可以是冷区域。参照图12A和图12B描述了第一区域12A和第二区域12B，因此将省略对第一区域12A和第二区域12B的详细描述。

参照图16A，多个数据存储在第一区域12A和第二区域12B中。例如，第一数据DATA1、第二数据DATA2、第三数据DATA3、第四数据DATA4和第五数据DATA5可包括在第一区域12A中。例如，第六数据DATA6、第七数据DATA7和第八数据DATA8可包括在第二区域12B中。多个数据可根据LRU算法顺序地存储在第一区域12A和第二区域12B中。

控制器130可接收主机102提供的用于读取操作或写入操作的命令、地址和数据。当控制器130对主机102提供的数据执行命令操作即读取操作或写入操作时，控制器130可首先检查数据是否存储在第一区域12A中。当数据没有存储在第一区域12A中时，控制器130可检查数据是否存储在第二区域12B中。当数据没有存储在第二区域12B中时，控制器130可将主机102提供的数据存储在第二区域12B的第二MRU区域MRU_2中。在此，因为主机102提供的数据的计数数量由于命令操作而在缓冲区/缓存中是一(1)，所以当主机102提供的数据当前未存在于第一区域12A和第二区域12B两者中时，主机102提供的数据可由于命令操作而存储在第二区域12B中。控制器130可将存储在第二区域12B中的多个数据移动至第二区域12B的第二LRU区域LRU_2，并且可移除存储在第二区域12B中的多个数据中的最后一个数据。

例如，参照图16A，控制器130可接收主机102提供的用于读取操作或写入操作的命令、地址和第九数据DATA9。当控制器130对主机102提供的第九数据DATA9执行命令操作即读取操作或写入操作时，控制器130可首先检查第九数据DATA9是否存储在第一区域12A中。当第九数据DATA9没有存储在第一区域12A中时，控制器130可检查第九数据DATA9是否存储在第二区域12B中。当第九数据DATA9没有存储在第二区域12B中时，控制器130可将第九数据DATA9存储在第二区域12B的第二MRU区域MRU_2中。此外，如图16B中所示，控制器130可将存储在第二区域12B中的第六数据DATA6和第七数据DATA7移动至第二区域12B的第二LRU区域LRU_2，并且从第二区域12B移除第八数据DATA8。

尽管已经参照具体实施例对本发明进行了描述，但是对于本领域技术人员显而易见的是，在不脱离如权利要求书中所限定的本发明的精神和/或范围的情况下可以作出各种变化和修改。