专利名称：可同时由数据总线输入及输出数据的电脑系统的制作方法
技术领域：
本发明涉及一种电脑系统，尤指一种可同时由数据总线输入及输出数据以增加数据传输速度的电脑系统。
在目前所使用的各种电脑系统中，为了加快周边电路间的数据传输速度，常使用存储器直接存取(DMA-Direct Memory Access)的数据存取技术。这种技术虽然可以加快周边电路间的数据传输速度，但是却需要使用具有DMA处理能力的中央处理器(CPU)以及周边控制电路。这些复杂的元件使电脑系统的电路以及控制变得十分复杂，而且也提高了系统成本。若想用功能较简单且不具有DMA处理能力的中央处理器来加快周边电路间的数据传输速度，由于这种中央处理器必需逐一的由一周边电路将每批数据读入中央处理器的暂存器，然后再将数据写入另一周边电路中，而且每一批数据的读取或储存均须更改地址总线内的数据地址，因此数据传输的速度会非常慢。
因此本发明的目的在于提供一种电脑系统，其可利用一简单的中央处理器将一个区间的数据利用总线同时在两个周边电路之间输入及输出，以增加数据传输速度。
本发明提供一种电脑系统，其包含一数据总线，用来传输数据；一输入装置，其电连接于该数据总线，用来提供数据；一输出装置，其电连接于该数据总线，用来接受数据；以及一处理器，其电连接于该数据总线，用来控制该输入装置及输出装置；当该处理器经由该数据总线将该输入装置的一批数据读入时，会同时将该批数据经由该数据总线写入该输出装置，以增进该输入装置及输出装置之间的数据传输速度。
与现有技术相比，本发明所提供的电脑系统可同时由数据总线输入及输出数据，它利用一简单的中央处理器将一个区间内的数据利用总线同时在两个周边电路之间输入及输出，提高了传输速度。
图1为本发明电脑系统的结构图。
图2为图1的电脑系统的时序图。
图3为本发明的电脑系统的另一实施例。
图4为图3的电脑系统的时序图。
图5为本发明的电脑系统的再一实施例。
图6为图5的电脑系统的时序图。
参考图1。图1为本发明电脑系统10的结构图。电脑系统10包含处理器18、第一存储器14、第二存储器16、地址转换器24以及地址解码器22。电脑系统10另包含数据总线12，它电连接于处理器18、第一存储器14及第二存储器16之间，用来传输数据(data)；地址总线20，它电连接于处理器18、第一存储器14及地址转换器24之间，用来传输处理器18所输出的第一存储器14输出数据的地址(address)。地址转换器24电连接于地址总线20与第二存储器16之间，其由一加法器或减法器构成，用来将地址总线20所传来的地址与一预设的地址差距相加或相减，以产生第二存储器16的数据输入地址。
第一存储器14包含一读取使能(read enable)管脚15，用来控制第一存储器14的数据输出。当读取使能管脚15被启动时，第一存储器14依据地址总线20所传来的输出数据的地址将一批数据输出至数据总线12。第二存储器16包含一写入使能(write enable)管脚17，用来控制第二存储器16的数据输入。当写入使能管脚17被启动时，第二存储器16依据地址转换器24所产生的数据输入地址将数据总线12上的一批数据写入该数据输入地址。第一存储器14的读取使能管脚15与第二存储器16的写入使能管脚17同时连接于处理器18的控制管脚19，因此处理器18可利用控制管脚19同时启动第一存储器14的读取动作与第二存储器16的写入动作。
第二存储器16另包含一装置使能(device enable)管脚26，它电连接于地址解码器22，用来控制第二存储器16的启动(enable)或关闭(disable)。地址解码器22则电连接于地址总线20与第二存储器16的装置使能管脚26之间。当地址总线20所传来的第一存储器14的输出数据地址位于某一预定的第一地址区间时，地址解码器22经由第二存储器16的装置使能管脚26来启动第二存储器16。
参考图2，图2为图1的处理器18在读取第一存储器14的第一地址区间内的一批数据时的时序图，其包含处理器18对于地址总线20的输出时间、地址转换器24的输出时间、地址解码器22的输出以及处理器18对于控制管脚19的输出。T表示处理器18执行一个读取指令(read instruction)的指令周期。地址解码器22的输出，也就是第二存储器16的装置使能管脚26的输入。高逻辑电位表示关闭，低逻辑电位表示启动。处理器18的控制管脚19的输出同时也是第一存储器14的读取使能管脚15与第二存储器16的写入使能管脚17的输入。
处理器18在读取第一存储器14的第一地址区间内的一批数据时，处理器18会将该批数据的地址传入地址总线20。此时地址解码器22在判断出地址总线20上的地址位于第一地址区间时，产生一低逻辑电位的输出至第二存储器16的装置使能管脚26，以启动第二存储器16，而地址转换器24则自动将地址总线20上的地址转换成第二存储器16的一第二地址区间内相对应的地址。其后，处理器18通过由控制管脚19输出一低逻辑电位的读取信号28来启动第一存储器14的读取使能管脚15以及第二存储器16的写入使能管脚17，此时一批数据就被从第一存储器14内读出并直接写入第二存储器16内。由图2可以看出，处理器18仅需利用一个指令周期就可以同时将一批数据由第一存储器14内读出并写入第二存储器16内。
当电脑系统10需要将第一存储器14内的第一地址区间传输至第二存储器16内的第二地址区间时，处理器18可先将第一地址区间及第二地址区间的地址差距存入地址转换器24，以及将第一地址区间的地址及长度数据存入地址解码器22。其后，处理器18仅需将第一存储器14的第一地址区间内的第一批数据逐一利用地址总线20以及数据总线12读出，即可自动将每一批数据逐一存入第二存储器16的第二地址区间内相对应的位置。
请参考图3，图3为本发明的电脑系统30的另一实施例。电脑系统30包含处理器38、存储器34、输入输出端口36以及地址解码器42。电脑系统30另包含一数据总线32，它电连接于处理器38、存储器34及输入输出端口36之间，用来传输数据；一地址总线40，它电连接于处理器38、存储器34及地址解码器42之间，用来传输处理器38所输出的存储器34的数据地址。
存储器34包含一读取使能管脚35，用来控制存储器34的数据输出。当读取使能管脚35被启动时，存储器34依据地址总线40所传来的输出数据的地址将一批数据输出至数据总线32。输入输出端口36包含一写入使能管脚37，用来控制输入输出端口36的数据输出。当写入使能管脚37被启动时，输入输出端口36会将数据总线32上的一批数据输出。存储器34的读取使能管脚35与输入输出端口36的写入使能管脚37同时连接于处理器38的控制管脚39，因此处理器38可利用控制管脚39同时启动存储器34的读取动作与输入输出端口36的输出动作。
输入输出端口36另包含一装置使能管脚46，它电连接于地址解码器42，用来控制输入输出端口36的启动或关闭，地址解码器42则电连接于地址总线40与输入输出端口36的装置使能管脚46之间。当地址总线40所传来的存储器34的输出数据地址位于某一预定的第一地址区间时，地址解码器42经由输入输出端口36的装置使能管脚46来启动输入输出端口36。
参考图4，图4为图3的处理器38在读取存储器34的第一地址区间内的一批数据时的时序图，其包含处理器38对于地址总线40的输出时间、地址解码器42的输出以及处理器38对于控制管脚39的输出。T表示处理器38执行一个读取指令的指令周期。处理器38在读取存储器34的第一地址区间内的一批数据时，处理器38将该批数据的地址传入地址总线40。此时地址解码器42在判断出地址总线40上的地址位于第一地址区间时，产生一低逻辑电位的输出至输入输出端口36的装置使能管脚46，以启动输入输出端口36。其后，处理器38通过由控制管脚39输出一低逻辑电位的读取信号48来启动存储器34的读取使能管脚35以及输入输出端口36的写入使能管脚37，此时一批数据就被从存储器34内读出并直接由输入输出端口36输出。由图4可以看出，处理器38仅需利用一个指令周期就可以同时将一批数据从存储器34内读出并由输入输出端口36输出。
当电脑系统30需要将存储器34内的第一地址区间由输入输出端口36输出时，处理器38可先将第一地址区间的地址及长度数据存入地址解码器42。其后，处理器38仅需将存储器34的第一地址区间内的每一批数据逐一利用地址总线40以及数据总线32读出，即可自动将每一批数据逐一由输入输出端口36输出。
参考图5，图5为本发明的电脑系统50的另一实施例。电脑系统50包含处理器58、第一输入输出端口54、第二输入输出端口56以及地址解码器62。电脑系统50另包含一数据总线52，它电连接于处理器58、第一输入输出端口54及第二输入输出端口56之间，用来传输数据；一地址总线60，它电连接于处理器58及地址解码器62之间，用来传输各个输入输出端口的地址。
第一输入输出端口54包含一读取使能管脚55，用来控制第一输入输出端口54的数据输出。当读取使能管脚55被启动时，第一输入输出端口54将一批数据输出至数据总线52。第二输入输出端口56包含一写入使能管脚57，用来控制第二输入输出端口56的数据输出。当写入使能管脚57被启动时，第二输入输出端口56会将数据总线52上的一批数据输出。第一输入输出端口54的读取使能管脚55与第二输入输出端口56的写入使能管脚57同时连接于处理器58的控制管脚59，因此处理器58可利用控制管脚59同时启动第一输入输出端口54的输入动作与第二输入输出端口56的输出动作。
第一输入输出端口54另包含一装置使能管脚67，它电连接于地址解码器62，用来控制第一输入输出端口54的启动或关闭，第二输入输出端口56另包含一装置使能管脚66，它电连接于地址解码器62，用来控制第二输入输出端口56的启动或关闭。地址解码器62电连接于地址总线60、第一输入输出端口54的装置使能管脚67与第二输入输出端口56的装置使能管脚66之间。当地址总线60所传来的地址是第一输入输出端口54的地址时，地址解码器62会同时由第一输入输出端口54的装置使能接脚67来启动第一输入输出端口54，以及由第二输入输出端口56的装置使能管脚66来启动第二输入输出端口56。
参考图6，图6为图5的处理器58在将一批数据由第一输入输出端口54传至第二输入输出端口56时的时序图，其包含处理器58对于地址总线60的输出时间、地址解码器62对于端口66及67的输出，以及处理器58对于控制管脚59的输出。T表示处理器58执行一个读取指令的指令周期。处理器58在将第一输入输出端口54的一批数据传至第二输入输出端口56时，处理器58会将第一输入输出端口54的地址传入地址总线60。此时地址解码器62在判断出地址总线60上的地址是第一输入输出端口54的地址时，产生一低逻辑电位的输出至第一输入输出端口54的装置使能管脚67，以启动第一输入输出端口54，以及至第二输入输出端口56的装置使能管脚66，以启动第二输入输出端口56。其后，处理器58通过由控制管脚59输出一低逻辑电位的读取信号68来启动第一输入输出端口54的读取使能管脚55以及第二输入输出端口56的写入使能管脚57，此时一批数据就会由第一输入输出端口54内输入并直接由第二输入输出端口56输出。由图6可以看出，处理器58仅需利用一个指令周期就可以同时将一批数据由第一输入输出端口54内输入并由第二输入输出端口56输出。
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，皆应属本发明专利的包括范围。
权利要求
1.一种电脑系统，其包含一数据总线，用来传输数据；一输入装置，其电连接于该数据总线，用来提供数据；一输出装置，其电连接于该数据总线，用来接受数据；以及一处理器，其电连接于该数据总线，用来控制该输入装置及输出装置；其特征在于，当该处理器经由该数据总线将该输入装置的一批数据读入时，会同时将该批数据经由该数据总线写入该输出装置，以增进该输入装置及输出装置之间的数据传输速度。
2.如权利要求1所述的电脑系统，其特征在于，所述该批数据经由所述数据总线读入所述处理器，并同时经由该数据总线写入所述输出装置，这是在该处理器的一读取指令之内完成的。
3.如权利要求2所述的电脑系统，其特征在于，所述输入装置包含一读取使能管脚，其电连接于所述处理器，而所述输出装置亦包含一写入使能管脚，其电连接于该处理器，其中，当该处理器由该输入装置读入该批数据之前，该处理器同时启动该输入装置的读取使能管脚以及该输出装置的写入使能管脚，以使该批数据可同时经由该数据总线写入该输出装置。
4.如权利要求3所述的电脑系统，其特征在于，所述输入装置的读取使能管脚电连接于所述输出装置的写入使能管脚，以使所述处理器可同时启动这两个管脚。
5.如权利要求1所述的电脑系统，其特征在于，所述输出装置包含一装置使能管脚，用来启动(enable)或关闭(disable)该输出装置，而该电脑系统另包含一地址总线，其电连接于所述处理器；以及一地址解码器，其电连接于该地址总线与该输出装置的装置使能管脚之间；其中当该处理器对于该地址总线所输出的地址数据为一预设的地址数据时，该地址解码器会由该输出装置的装置使能管脚来启动该输出装置，以使该输出装置能在该处理器经由该数据总线将该批数据读入时，同时将该批数据经由该数据总线写入该输出装置。
6.如权利要求5所述的电脑系统，其特征在于，当所述处理器在所述地址总线输出的地址数据位于一预设的地址区间时，所述地址解码器由所述输出装置的装置使能管脚来启动该输出装置。
7.如权利要求5所述的电脑系统，其特征在于，所述输入装置亦包含有一装置使能接，其电连接于所述地址解码器，用来启动或关闭该输入地址，而当所述处理器在所述地址总线输出的地址数据为一预设的地址数据时，该地址解码器会同时由这两个装置使能管脚来启动该输入装置及输出装置，以使该处理器可经由该数据总线将该输入装置的该批数据读入，并时同将该批数据经由该数据总线写入该输出装置。
全文摘要
一种可同时由数据总线输入及输出数据以增加数据传输速度的电脑系统。该电脑系统包含一数据总线，用来传输数据；一输入装置，它电连接于数据总线，用来提供数据；一输出装置，它电连接于数据总线，用来接受数据；一处理器，它电连接于数据总线，用来控制输入装置及输出装置。当处理器经由数据总线将输入装置的一批数据读入时，会同时将该批数据经由数据总线写入输出装置，以增进输入装置及输出装置间的数据传输速度。
文档编号G06F13/20GK1239788SQ9811500
公开日1999年12月29日 申请日期1998年6月19日 优先权日1998年6月19日
发明者简正邦 申请人:鸿友科技股份有限公司