专利名称：用于串行总线和总线接口的集成数据收发器电路的制作方法
技术领域：
本发明涉及用于数据传输系统中的集成双向收发器(发送器和接收器)，更具体地说其涉及用于串行地从与数据传输系统相连的数据总线上接收数据项或将数据项传送到该数据总线上的集成接口电路。
本发明另外涉及在数字数据处理系统中用于连接信号总线及与其相连的多个装置的集成接口电路，更具体地说，其涉及用于连接通用串行总线及与之相连的多个装置的集成接口电路。
尽管90年代中期个人计算机(PC)或工作站的性能得到了迅速地发展，但其外设，如键盘，鼠标，监视器，打印机，扬声器，麦克风，以及电话/传真调制解调器却几乎未发生任何变化。
然而最近，个人计算机或工作站的几乎每一种外设均发生了革命性的变化。这些变化是由于出现了新型的高级通用总线如USB(通用串行总线)，FW(Fire wire系统；有时也称作IEEE1394)，FC(光纤信道)及SSA(串行存储体系)而发生的。在诸如U.S.Pat.Nos.5,523,610；5,621,901；及5,579,336中对这些现流行的高级串行总线进行了说明。
在上述高级总线中，USB有希望与适用于多媒体环境的FW一起成为下一代的计算机外设接口。USB为现今在高性能PC或工作站上所能找到的外部输入及输出装置提供了即插即用技术。USB具有如下3个主要的高级特性(1)通过热插接及自动配置技术使其易于使用，(2)标准化的接点及简化的连接器设计，及(3)通过使用一种层叠的星形集线器拓扑结构使扩展更简单。
老式计算机的连接口，如RS232 COMx串行端口及并行打印机LPTx端口，一次只能与单独的一部装置相连。与其相反，USB允许同时在同一总线上附接及使用多部装置。USB还允许在计算机运行的同时附接及拆卸这些装置而不需重新启动来使用新附接的设备。USB实际上允许在“机箱外”可有无数的PC扩展设备。一旦PC机用户为了安装扩展卡而打开机箱时，事情就变得更加复杂了。非专业用户所要面对的是那些必需配置且经常要被重新配置的双列直插式开关，跳线电缆，软件驱动程序，IRQ设置，DMA通道及I/O地址等一系列复杂且头疼的难题。不仅于此，所扩展的PC功能还经常会使系统崩溃，从而花费大量的时间与金钱。对于任何曾猜测过到底该选用哪个端口，或为了一个双列直插式开关而着急的PC用户来说，USB无疑是其解决办法。利用USB,PC用户不再需要为选择正确的串行端口，安装扩展卡，或双列直插式开关，跳线，软件驱动程序，IQR设置，DMA信道及I/O地址等技术方面上的难题而头痛及担心了。
USB技术规范(1996年1月15日的1.0修订版)为适用于各种外设而定义了4种传输类型控制、同步、中断及批量。每种外设必需支持对配置，命令，及状态信息流的控制传输。同步传输对诸如计算机电话集成，音频系统及多媒体游戏设备等提供了有保证的总线访问，恒定的数据率及误差容错度。中断传输被设计成支持诸如游戏杆，鼠标和键盘等那些需要偶尔传送少量数据但却具有有界服务周期的人用输入装置。批量传输使得诸如打印机，扫描仪，及数字相机等装置能够在总线带宽变得满足要求时与PC机进行大数量的数据通信。
USB拓扑结构具有在一起工作以允许进行4种不同类型传输的3个基本组成单元主机，集线器及功能部件。在一个USB系统中，主机控制着总线上数据及控制信息的流动。这种主机能力通常能够在PC机的主板上找到。多种功能部件向主机提供各种能力。这些功能可以包括典型的PC机操作业务，如键盘或游戏杆输入及监视器控制，或象数字电话及图象传输等更高级的操作业务。最后，集线器通过为其它的USB功能部件提供连接而为USB提供了扩展点。USB集线器在扩展PC机用户世界的过程中起到了主要的作用。利用键盘，监视器，打印机及其它装置中所内嵌的集线器所提供的连接装置，附接或拆卸一个新外设就象插拔插头一样简单。
为了使连接更简单，USB电缆只由4条线组成Vbus,DP(或D+),DM(或D-)，以及GND。一种单一标准化上行连接器类型进一步增大了USB外设的易用性。DP及DM线上数据分别以12Mbps的比特率或1.5Mbps的比特率有差别地驱动，以分别适用于全速信令或低速信令模式。12Mbps的数据传输率支持从调制解调器，打印机，麦克风及扬声器到绘图板，游戏控制器，游戏杆，扫描仪，监视器及数字相机等广泛类型的外设。1.5Mbps的低速选项则支持为进一步降低成本而使用的诸如键盘和鼠标的低档及低速装置。另外，由于USB配给电能(Vbus)，因此许多外设产品(低功率装置)将不再需要单独的电源。
如上所述，由于USB不需要扩展卡方面的投资，将可以显著地降低实施新外设产品的净成本。而且，USB的通用兼容性还在加速市场化的同时消除了测试及对改变PC外设软件组合的验证所需的成本的大部分。因此，以上述吞吐量级及扩展连接点为特征的USB将能够导致产生许多种用于下一代娱乐及生产应用的新型外设。
本发明的一个目的是提供一种用于数据传输系统的双向串行数据收发器电路。
本发明的另一个目的是提供用于从与数据传输系统相连的数据总线上串行地接收数据项或将数据项串行地传送到该数据总线上的集成串行总线接口电路。
本发明的再一个目的是提供数字数据处理系统中用于连接串行信号总线电缆及与其相连的装置的集成串行总线接口电路。
本发明还有一个目的是提供用于连接通用串行总线电缆及与其相连的装置的串行总线接口电路。
本发明还有一个目的是提供用于USB(通用串行总线)的低速接口电路，其结构如此简单以致于可以在一个单独的芯片上很容易地实施。
本发明的这些及其它目的，特性及优点均由一种用于计算机系统的集成总线接口电路来提供，其用于在诸如USB的一种串行总线及诸如计算机键盘或鼠标的功能装置之间进行双向通信，并包括调压器，双向串行数据收发器，串行接口引擎，及装置控制器。该调压器利用第二电压范围内的第二电源电压(例如，5V)提供第一电压范围内的第一电源电压(例如3.3V)。利用第一和第二电源电压，该收发器将一组总线专用格式(例如，3.3V调制格式)的第一信号转换为一组接口专用格式(例如，5V调制格式)的第二信号，以及对其进行反向转换。串行接口引擎被用作该第二信号与一组装置专用格式(例如5V二进制格式)的第三二进制数据信号之间的接口。装置控制器响应第三信号控制功能装置。该收发器由用于产生总线专用信号的发送器，用于产生接口专用信号的接收器及用于响应来自串行接口引擎的Tx/Rx选择信号对该发送器及接收器的操作进行控制的控制逻辑组成。
在根据本发明的总线接口电路中，发送器响应来自接口引擎的接口专用格式的第一编码输入数据信号(例如，NRZI)及用于指示第一编码输入数据信号的结尾的接口专用格式的数据结束信号(例如EOP)，并向串行总线提供总线专用格式的第一及第二编码输出数据信号(例如DM和DP)。接收器响应来自该串行总线的一对总线专用格式的编码输入数据信号(例如DM及DP)产生一组接口专用格式的编码输出数据信号(例如RXDM,RXD及RXDP)，以将这些编码输出数据信号提供给串行接口引擎。控制逻辑响应来自串行接口引擎的Tx/Rx选择信号(如SEL)选择性地激励发送器和接收器中的一个。第三到第五编码输出数据信号中的一个是其它两个信号的差分信号。调压器，发送器，串行接口引擎，及装置控制器可以在一个单独半导体芯片上实现。
在总线接口电路中，集成接收器包括一个差分放大器，两个电平移位器，3个施密特触发器(schmitt trigger)，及一个输出驱动逻辑。该差分放大器将第一和第二输入数据之间的电压差放大以产生在数据信号(例如，DM和DP)相同电压范围内摆动的差分信号。第一电平移位器移位该差分信号的摆动电压电平以产生一个电平移位差分信号作为第一输出数据信号(RXD)。第一施密特触发器响应第一输入数据信号的摆动产生一个呈现出滞后的输出信号。第二电平移位器移位第一施密特触发器输出信号的摆动电压电平以产生第一电平移位输出数据信号。第二施密特触发器响应第二输入数据信号的摆动产生具有滞后的输出信号。第三电平移位器移位第二施密特触发器输出信号的摆动电压电平以产生第二电平移位输出数据信号。输出驱动逻辑响应使能信号及第一和第二电平移位输出数据信号产生第二及第三输出数据信号(例如RXDP和RXDM)。在此接收器电路中，当两个输入数据信号均处在第一逻辑状态且使能信号无效时，第二和第三输出数据信号被驱动为第一数据状态；而当第一输入数据信号处于第二逻辑状态，第二输入数据信号处于第二逻辑状态且使能信号有效时，其则被驱动为第二数据状态；而当第一输入数据信号处于第一逻辑状态，第二输入数据信号处于第二逻辑状态且使能信号有效时，其则被驱动为第三数据状态。
在该总线接口电路中，发送器包括响应一组外部加载的输入信号并产生一组状态控制信号(例如，FNI,FNI#,PEN_DM,NENL_DM,PEN_DP,NENL_DP)以确定何时第一和第二数据信号被驱动为其预定数据状态的第一电路；响应这些状态控制信号并产生一组斜率控制信号(例如PBIAS,HVDD及NBIAS)以控制这些数据信号的边缘率的第二电路；响应这些状态及斜率控制信号并产生将被传送到第一数据线上的第一数据信号(DM)的第三电路；及响应这些状态及斜率控制信号并产生将被传送到第二数据线上的第二数据信号(DP)的第四电路。在该发送器中，这些输入信号包括编码数据信号(例如NRZI)，一个用于指示该编码数据信号结尾的数据结束信号(例如，EOP)，及一个输出使能信号(例如，OE#)。另外，在该发送器中，当该数据结束信号和输出使能信号有效时，第一和第二发送数据信号(DM和DP)被驱动为第一数据状态(例如，单端0状态)；而当编码数据信号处于第二逻辑状态，而数据结束信号无效且输出使能信号有效时，则被驱动为第二数据状态(例如，差分零状态)；而当该编码数据信号处于第二逻辑状态，数据结束信号无效且输出使能信号有效时，则被驱动为第三数据状态(例如，差分1状态)。当输出使能信号无效时，第一和第二发送数据信号(DM,DP)被驱动为一种高阻抗状态。
本发明的发送器仅由两个新型运算放大器及与之对应的输出驱动器来实现，由此其便能够为总线接口芯片提供相对增大的集成度。该发送器增大了其内部电容，由此即使其负载剧烈变化时也能够保持稳定的输出特性。
通过接下来参照附图所进行的详细说明，将对本发明及其众多附带优点有更完整及清楚的理解，各附图中的相似标识符表示了相同或相似的元件，其中
图1所示为根据本发明的一种总线接口装置的一个优选实施例的方框图；图2所示为图1所示的调压器的详细电路图；图3所示为图1所示的发送器的电路结构的方框图；图4所示为图3所示的总线接收器的电路结构的方框图；图5A和5B所示为图4所示的总线接收器的详细电路图；图6所示为图5A和5B所示的每个有源滤波器的详细电路图；图7所示为图3所示的总线发送器的电路结构的方框图；图8A到8D所示为图7所示的总线发送器的详细电路图；图9A到9H所示为图8A到8D所示的电路中的多点之上的信号波形图。
现在将参照附图对本发明的优选实施例进行说明。在接下来的说明中，将阐述具体的细节以提供对本发明的全面理解。然而，对于那些技术熟练者来说很明显的是，可以在不具有这些特定条件的情况下来实施本发明。
图1所示为根据本发明的一种总线接口装置100的一个优选实施例。参照图1，总线接口装置100被连在诸如USB电缆或FW总线电缆的串行总线200与诸如键盘或鼠标的功能装置300之间。为了便于解释说明，假设串行总线200为USB电缆。总线接口装置100包括调压器110，总线信号收发器120，串行总线接口引擎(SIE)130，及装置控制器140。调压器110利用大约从0到5V的第二电压范围内的第二电源电压VDD，提供大约从0到3.5V(优选地，从0到3.3V)的第一电压范围内的第一恒定电源电压VRR。利用第一和第二电源电压VRR和VDD，收发器120将一组总线专用格式(例如，3.3V调制格式)的第一编码信号转化为一组接口专用格式(例如，5V调制格式)的第二编码信号，以及对其进行反向转换。接口引擎130则被用作该接口专用格式的第二信号与一组装置专用格式(例如5V二进制格式)的第三信号之间的接口。装置控制器140响应该装置专用格式的第三信号对功能装置300的操作进行控制。本发明的上述总线接口装置100的数据传输率为1-2Mbps，所以其适于支持诸如键盘和鼠标的低档，低速装置。
USB使用了差分输出驱动器来驱动USB电缆上的USB数据信号。该驱动器在其低状态中的静态输出摆动必须通过与3.6V连有一个1.5KΩ的负载而低于VOL0.3V，而在其高状态中则必须通过与地连有一个15kΩ负载而高于VOH2.8V。必须很好地平衡差动高和低状态之间的输出摆动以使信号扭曲最小化。要求驱动器上的转换速率控制能够使辐射噪声及串线干扰最小。驱动器的输出必须支持3状态操作以实现双向半双工操作。还需要高阻抗以将端口与那些被热插入或在断电时连上的下游装置隔离开。
低速USB连接装置由一条未屏蔽，未绞合的，长度最大为3米的线缆制成。在此电缆上的信号的升高与下降时间必需大于75ns以将RFI辐射保持在FCC的B类界限内，并小于300ns以限制时间延迟及信令变形及失真。该驱动器还必须在平滑的上升及下降时间内达到指定的静态信号电平，以及在驱动未绞合线缆时使反射及减幅振荡最小化。此电缆和驱动器只被用在低速装置和与其相连的端口之间的网络段上。
USB支持按能耗分类的广泛类型的装置；其包括完全依赖于电缆上的电能的总线供电装置及具有另选电源的自供电装置。总线供电的集线器从USB接头电源管脚将全部电源提供给任一内部功能部件及下游端口。在自供电集线器中，尽管USB可以从其上游连接装置曳引一个负载以允许接口在集线器其余部分被断电时仍能进行工作，但内部功能部件及下游端口的电能并不来自于USB。在低功率、总线供电的功能部件中，到这些装置的所有电能均来自于USB接头。其在任何时候均只曳引不超过一个的单位负载。对于高功率、总线供电的功能部件，这些装置的所有电能均来自USB接头。一通电时其曳引不超过一个的单位负载而在配置完之后其能够曳引至多5个的单位负载。自供电功能部件曳引来自其上游连接装置的至多一个负载以允许在集线器其余部分被断电时接口能够继续工作。所有其它的电能均来自于一个外部USB源。
通过USB电缆所传送的数据信号的状态的范围大约为从0到3.8V(优选地为0-3.3V)，但那些在USB装置内处理的数据信号在0V到5V之间摆动。因此，相应的USB装置需要3.3V电源。
图2所示为能够被很容易地集成到一个单独的半导体芯片中的调压器110的详细电路结构图。参照图2，调压器110包括参考电平发生器210，电流放大器220，输出驱动器230,N沟道耗尽型金属氧化物半导体(以后简称“D-NMOS”)电容240和250，用于提供在大约从3.0到3.6V(优选地，3.3V)的范围内的调节电压VRR的输出端260，及噪声消除器270。
参考电平发生器210由一组电阻211-216组成，各电阻串联在大约从4.5到5.4V(优选地，5V)电压范围内的第一电源电压VDD及一个0伏(地电压)的第二电源电压VSS之间。电阻211-216对电源电压VDD进行分压。从参考电平发生器210中的节点217和218中分别输出两个参考电压VREF和VBN。参考电压VREF大约等于VDD/1.5，而电压VBN约等于VDD/4.5。节点217和218上分别耦合有电容240和250，以消除电压VREF与VBN中的脉动成分。
参见图2，电流放大器220由一个尾降型(tail-down)差分放大器构成。放大器220包括由P沟道类型MOS(以下简称“PMOS”)晶体管221及222构成的电流反射镜(或有源负载)，由N沟道类型MOS(以下简称“NMOS)晶体管225和226构成的差分对，NMOS电流宿晶体管227，耦合在晶体管226的栅电极与输出端260之间的反馈电阻228，及NMOS电容229。晶体管225和227的栅电极上分别加载有参考电压VREF和VBN。在节点224(即晶体管221和225的漏结点)与输出端260之间耦合有电容229以补偿电流放大器220的输入及输出电压相位差。
输出驱动器230由PMOS上拉晶体管231及NMOS下拉晶体管232构成。上拉晶体管231的栅电极与电流放大器220的节点相连，而下拉晶体管232的栅电极则与参考电平发生器210的节点218相连。
与输出端260相连的噪声消除器270由电阻271和D-NMOS电容272构成。在输出端260及MOS电容器270的栅电极之间耦合电阻271是为了防止电容272的栅氧化物由于静电放电(ESD)而被损坏。
参照图3，其显示了图1所示的收发器电路120的一种优选电路结构。如图3所示，收发器120包括用于从USB电缆200的数据线343和344接收总线信号的总线信号接收器电路310，用于将总线信号发送到数据线343和344上的总线信号发送器电路330，及用于响应来自串行接口引擎130的控制信号轮流使能/禁用接收器310和发送器330的控制逻辑320。
USB在传送数据包时采用NRZI(不归零)数据编码。在NRZI编码中，电平不变表示“1”，而电平变化表示“0”。
接收器310从USB电缆200接收一对总线专用数据信号DP和DM(即在-0.5V和3.8V之间摆动的NRZI信号)，并产生3个用于串行接口引擎130的接口专用信号RXDP,RXD和RXDM(即在0V和5V之间摆动的信号)。接口专用数据信号RXDP和RXDM分别对应于总线专用数据信号DP和DM。接口专用差分信号RXD则是信号DP和DM的差分放大所得的信号。这些信号RXDP,RXD,RXDM被提供给串行接口引擎130。
发送器330将来自串行接口引擎130的一对接口专用信号NRZI和EOP(即在0V和5V之间摆动的信号)改变为一对相应的总线专用信号DP和DM(即大约在-0.5V和3.8之间摆动的信号)。这些总线专用信号DP和DM被提供给USB电缆200。
接收器310及发送器330由串行接口引擎130进行控制以被轮流地使能/禁用。由反相器321构成的控制逻辑320响应来自串行接口引擎130的Tx/Rx选择信号SEL轮流地使能/禁用接收器310及发送器330。具体地说，控制逻辑320在选择信号SEL有效(低)时使能发送器330。反之，在选择信号SEL变无效(高)时则使能接收器310。控制逻辑320产生两个互补信号一个是接收器使能信号(或输入使能信号)EN#，而另一个为发送器使能信号(或输出使能信号)OE#。接收器使能信号EN#为选择信号SEL的反相信号，而发送器使能信号OE#则实质上是与选择信号SEL相同的信号。当相应的信号EN#和OE#变低时接收器310和发送器330被使能。
图4所示为总线接收器电路310的一种电路结构。图4中，标识符410表示对总线专用信号DP和DM进行差分放大并产生接口专用差分信号RXD的差分信号发生器电路。标识符420表示将总线专用数据信号DP和DM转化为接口专用数据信号RXDP和RXDM的总线-接口数据信号转换器电路。差分信号发生器电路410包括差分放大器411和电平移位器413。电路410另外还包括用作信号缓冲器的反相器412和414。总线-接口数据信号转换器电路420具有两个施密特触发器421及421’，两个电平移位器423及423’，及一个输出驱动逻辑425。电路230另外包括同样用作信号缓冲器的反相器422,424,422’及424’。
差分放大器411上加载有来自USB电缆200的数据信号DP和DM。其还接收到来自控制逻辑320的接收器使能信号EN#。信号DP和DM被分别提供给电平移位器421和421’。信号EN#还被提供给输出驱动逻辑425。总线接收器310具有如下功能真值表中所示的特性表1<
上表中，X代表“自由”状态。
在接收器310中，当EN#信号无效时，DM和DP信号被驱动为Rx禁用状态。当信号DP和DM均处于“0”状态而EN#信号有效时，RXDP和RXDM信号被驱动为单端0状态。如果DP和DM信号分别保持“0”和“1”状态，而使能信号有效，则RXDP和RXDM被驱动为差分0状态(J-状态)。如果DP和DM信号分别为“1”和“0”状态，而使能信号有效，则RXDP和RXDM信号被驱动为差分1状态(K-状态)。
图5A和5B所示分别为具体化表1所示规律的差分信号发生器电路410和总线-接口数据信号转换器420的电路结构的详细电路图。
参照图5A，差分放大器411由MOS晶体管11-19构成。PMOS晶体管13和14(放大器411的差分对)分别通过电阻510和511与USB电缆数据线343和344(DM和DP)相连。放大器411的节点N1加载有来自调压器110(参看图5B)的电压VRR。放大器411的另一个节点N1则加载有来自控制逻辑320的接收器使能信号EN#。电平移位器413由MOS晶体管22-29构成。在差分放大器411和电平移位器413之间，放置了由PMOS晶体管20和NMOS晶体管21组成的CMOS反相器412。如图5A可见，为消除电路410输出级中的噪声提供了一个有源滤波电路513。在电平移位器413与有源滤波器513之间，连接有由PMOS晶体管30和NMOS晶体管31所构成的另一个CMOS反相器414。在有源滤波器513和RXD输出节点347之间提供了另一个CMOS反相器514。电平移位器413,CMOS反相器414和514，及有源滤波器513均加载有大约5V的电源电压VDD。通过反相器414，有源滤波电路513及反相器514，电平移位器413的输出信号作为总线专用数据信号DP和DM的接口专用差分信号RXD输出。信号RXD被提供给串行接口引擎130。下文中将对有源滤波器513的详细电路结构进行说明。
参照图5B，施密特触发器421由MOS晶体管32-42组成。施密特触发器421’具有与施密特触发器421相同的构造并配备有MOS晶体管32’-42’。施密特触发器421及421’均加载有来自调压器110的调节电压VRR。来自控制逻辑320的接收器使能信号EN#通过有源滤波器515被加载到施密特触发器421和421’。更具体地说，有源滤波器515的输出通过CMOS反相器516提供给施密特触发器421，但被直接地提供给施密特触发器421’。反相器516的输出通过导通/截止NMOS和PMOS晶体管36和37使施密特触发器421使能/禁用。类似地，接收器使能信号EN#通过导通/截止NMOS和PMOS晶体管36’和37’使施密特触发器421’使能/禁用。施密特触发器421的信号输入节点N3被加载有总线专用数据信号DP，而施密特触发器421’的信号节点N4则被加载有总线专用数据信号DM。施密特触发器421和421’响应总线专用数据信号DP和DM而产生呈现滞后的输出信号即，施密特触发器421(或421’)的输出信号只有当输入信号DP(或DM)的电压电平达到高端行程点(或高阈值电平)时才从低电平变为高电平；施密特触发器421(或421’)的输出信号一直不变直到输入信号DP(或DM)的电压电平降到低于高端行程点的低端行程点(或低阈值电平)；此后，当输出信号DP(或DM)的电压电平达到低端行程点时，施密特触发器421(或421’)的输出信号将由高电平变为低电平。施密特触发器421和421’的输出信号经过CMOS反相器422和422’分别被提供给电平移位器423和423’。
如图5B所示，电平移位器423和423’具有相同的结构。电平移位器423由MOS晶体管46-54构成，而电平移位器423’则由MOS晶体管46’-54’构成。电平移位器423和423’上加载有大约5V的电源电压VDD。电平移位器423和423’将在大约从0到3.3V的范围内摆动的总线专用数据信号变为在大约0到5V的范围内摆动的接口专用数据信号。电平移位器423和423’的输出信号通过CMOS反相器56和56’及有源滤波器517和518被提供给输出驱动逻辑425。
输出驱动逻辑425包括NAND门60,NOR门62，及反相器59，61和63。NAND门60的两个输入分别耦合到有源滤波器517和反相器59上，其输出耦合到反向器61。NOR门62的两个输入被分别耦合到有源滤波器515和518上，而其输出则被耦合到反相器63上。反相器61和63的输出被分别耦合到RXDP和RXDM节点348及346上。输出驱动逻辑425响应接收器使能信号EN#及电平移位器423和423’的输出信号，产生与总线专用数据信号DP和DM相对应的接口专用数据信号RXDP和RXDM。
参照表1，当信号EN#保持无效时(“1”或高)，差分信号RXD和数据信号RXDP保持逻辑“0”状态不变而数据信号RXDM保持逻辑“1”状态不变。此时，接收器310被禁用。当数据信号DP和DM为“0”状态而信号EN#有效(“0”或低)时，接收器310的输出进入一种所谓的“单端0状态”，其中接口专用数据信号RXDP和RXDM保持“0”状态不变而差分信号RXD则处于自由(0或1)状态。如果数据信号DP和DM分别保持“0”和“1”状态，而EN#信号有效，则RXDP和RXDM信号将分别保持“0”和“1”状态，其通常被称作“差分0状态”或“J-状态”。相反地，当数据信号DP和DM分别保持“1”和“0”状态，而EN#信号有效时，则RXDP和RXDM将分别保持“1”和“0”状态不变，其通常被称作“差分1状态”或“K-状态”。
图6所示为图5A和5B所示的每个有源滤波器513,515,517或518的详细电路结构。如图6所示，每个有源滤波器均被设计成用于有效地消除输入信号IN中的噪声及假信号。具体地说，参照图6，每个有源滤波器513,515,517或518包括延迟电路610，组合逻辑620，及D-NMOS电容630和640。延迟电路由奇数，比如7个串联CMOS反相器611-617构成。组合逻辑620由AND门621,NOR门622-624，及CMOS反相器625组成。NAND门621的一个输入被耦合在延迟电路610内的反相器611和612之间，而其另一个输入则被耦合到反相器617的输出上。以相同的方式，NOR门的两个输入被分别耦合在反相器611和612之间，及反相器617的输出上。NOR门623和624构成了一个信号闩锁电路NOR门623将其一个输入耦合到AND门621的输出上，而将其另一个输入耦合到NOR门624的输出上，NOR门624将其两个输入分别耦合到NOR门622和623的输出上。CMOS反相器625被耦合到NOR门623的输出上。
图7以方框图的形式显示了将总线专用数据信号DM和DP传送到USB电缆200的数据线343和344上的总线发送器电路330的电路结构。参照图7，总线发送器330包括状态控制器710，斜率控制器720，及DM和DP输出驱动器730和740。总线发送器330的所有元件中，状态控制器710被加载有来自装置电源(未示出)的电源电压VDD，但其它的元件则均同时加载有来自调压器110的调节电压VRR及电源电压VDD。
状态控制器710响应与来自控制单元320的发送器使能信号OE#相同的输入信号，来自串行接口引擎130的编码数据信号NRZI和数据结束信号EOP，并产生状态控制信号FNI,FNI#,PEN_DM,NENL_DM,PEN_DP和NENL_DP(参看图gA)以确定DM和DP信号何时被驱动为其预定的数据状态。斜率控制器720响应这些状态控制信号并产生斜率控制信号PBIAS,HVDD及NBIAS(参看图8B)以控制数据信号的边缘率。DM输出驱动器730响应状态和斜率控制信号并产生将被传送到USB电缆200的数据线343上的DM信号。DP输出驱动器740响应状态和相连控制信号并产生将被传送到USB电缆200的数据线344上的DP信号。发送器330的真值表如下表所示。
表2
表2中，X代表“自由”状态而Z则代表“高阻抗”状态。
在发送器330中，当OE#信号无效时DM和DP信号被驱动为高阻抗状态。当OE#和EOP信号有效时，DM和DP信号被驱动为单端0状态。当NRZI信号处于“0”状态，EOP无效而OE#有效时，DM和DP信号被驱动为差分0状态(J-状态)。当NRZI信号处于“1”状态，EOP无效而OE#有效时，DM和DP信号被驱动为差分1状态(K-状态)。
图8A到图8D所示分别为具体化表2所示规律的状态控制器710，斜率控制器720,DM输出驱动器730和DP输出驱动器740电路结构的详细电路图。
参照图8A，状态控制器710上加载有多个接口专用输入信号，诸如来自串行接口引擎130的编码数据信号NRZI和数据结束信号EOP及来自控制逻辑320的输出使能(或发送器使能)信号OE#。状态控制器710响应外部加载的输入信号OE#,EOP及NRZI，产生一组状态控制信号FNI,FNI#,PEN_DM,NENL_DM,PEN_DP和NENL_DP，以确定数据信号DM和DP何时被驱动为预定的数据状态。状态控制器710包括反相器821,824,825,826,829,831,833,834,837,839和841,AND门827,832,835和840，有源滤波器823,828和836，及NOR门830和838。有源滤波器823,828和836被分别连在反相器821与824,AND门827与反相器829，及AND门836与反相器837之间。这些有源滤波器823,828和836都具有与图6所示的有源滤波器相同或类似的结构。
反相器821将输出使能信号OE#逻辑地反相并产生通过有源滤波器823提供给斜率控制器720的第一状态控制信号FNI。反相器824产生该第一状态控制信号FNI的反相信号作为加载到斜率控制器720上的第二状态控制信号FNI#。反相器825产生数据结束信号EOP的反相信号。反相器826产生编码数据信号NRZI的反相信号。AND门827对反相器825和826的输出进行逻辑AND运算。反相器829产生AND门827的输出的反相信号。由NOR门830和反相器831组成的第一门逻辑，接收第二状态控制信号FNI#和反相器829的输出，并产生第三状态控制信号PEN_DM。由NAND门832和反相器833组成的第二门逻辑接收该第一状态控制信号FNI和反相器829的输出，并产生第四状态控制信号NENL_DM。反相器834将反相器826的输出逻辑反相。AND门835对反相器825和834的输出进行逻辑AND运算。反相器837将AND门835的输出逻辑反相。由NOR门838和反相器839组成的第三门逻辑接收第二状态控制信号FNI#和反相器837的输出，并产生第五状态控制信号PEN_DP。由NAND门840和反相器841组成的第四门逻辑接收第一状态控制信号FNI和反相器837的输出，并产生第六状态控制信号NENL_DP。第三到第六状态控制信号PEN_DM,NENL_DM,PEN_DP和NENL_DP均被加载到DM和DP输出驱动器730和740上。
接下来参照图8B，斜率控制器720响应第一和第二状态控制信号FNI和FNI#并产生3个斜率控制信号PBIAS,HVDD及NBIAS，以控制总线专用数据信号DM和DP的边缘率。由图可见，斜率控制器720包括加载有来自调压器110的调节电源电压VRR的第一电源节点350及加载有地电压VSS的第二电源节点(即地节点)360。控制器720还包括分别用于接收第一和第二状态控制信号FNI,FNI#的第一和第二输入节点801和802，及用于分别提供第一到第三斜率控制信号PBIAS,HVDD和NBIAS的第一到第三输出节点811(或811’),812(或812’)和813(或813’)。斜率控制器720另外包括PMOS晶体管851,852和853，电阻854和855,NMOS晶体管856和857，及D-MOS电容858。
NMOS晶体管851的电流通路的第一端与第一电源节点350相连，而其控制电极则与第一输入节点801相连。NMOS晶体管852的电流通路连在晶体管851的电流通路第二端及第一输出节点811(或811’)之间，而其控制电极则与第二输入节点802相连。NMOS晶体管853的电流通路连在第一电源节点350与第一输出节点811(或811’)之间，而其控制电极则同时与第一输出节点811(或811’)及晶体管851和852的电流通路的连结点相连。电阻854被连在第一输出节点811(或811’)与第二输出节点812(或812’)之间。电阻855被连在第二输出节点812(或812’)与第三输出节点813(或813’)之间。电容858被连在第二输出节点812(或812’)与地结点360之间。PMOS晶体管856的电流通路连在第三输出节点813(或813’)与地结点360之间，而其控制电极则与第二输入节点802相连。PMOS晶体管857的电流通路连在第三输出节点813(或813’)及地节点360之间，而其控制电极则与第三输出节点813(或813’)相连。
输入信号FNI和FNI#通过导通/截止晶体管851和856而使能/禁用斜率控制器720。提供电容958是为了消除输出信号HVDD中的脉动成分。信号HVDD的电平大约维持为VRR/2。输出信号PBIAS被用于控制总线专用数据信号DM和DP上升沿的斜率，而NBIAS信号则被用于控制数据信号DM和DP下降沿的斜率。信号PBIAS和NBIAS的电平分别保持在足够用于导通下文中将要说明的DM和DP驱动器730和740中的晶体管(见图8C中的晶体管861,864,867和868，及图8D中的861’,864’,867’和868’)的相应恒定电平。此外，还提供了晶体管852以使斜率控制器720在待命状态中的能耗最小。
参照图8C,DM输出驱动器730响应状态控制信号PEN_DM和NENL_DM和斜率控制信号PBIAS,HVDD，和NBIAS，并产生被传送到USB电缆200的DM线上的总线专用DM数据信号。驱动器730上则加载有调压器110的输出电压VRR。
DM输出驱动器730包括具有新型结构的运算放大器731。此运算放大器731具有用于接收斜率控制信号PBIAS的第一输入节点732，用于接收斜率控制信号HVDD的第二输入节点733，用于接收斜率控制信号NBIAS的第三输入节点734，用于提供第一输出驱动信号PDRVM的第一输出节点735，用于提供第二输出驱动信号NDRVM的第二输出节点736，及反馈端737。
放大器731另外包括PMOS晶体管861,863,865和867，及NMOS晶体管862,864,866和868。PMOS晶体管861的电流通路的第一端与电源节点350相连，而其控制电极则与加载有第一斜率控制信号PBIAS的第一输入节点732相连。NMOS晶体管862的电流通路的第一端与晶体管861的电流通路的第二端相连，而其控制电极则与加载有斜率控制信号HVDD的第二输入节点733相连。PMOS晶体管863的电流通路连在晶体管861的电流通路的第二端及第二输出节点736之间，而其控制电极则与第二输入节点733相连。NMOS晶体管864的电流通路的第一端与地节点360相连，而其控制电极则与加载有斜率控制信号NBIAS的第三输入节点734相连。PMOS晶体管865的电流通路连在晶体管862和864的电流通路的第二端之间，而其控制电极则与第二输入节点733相连。NMOS晶体管866的电流通路连在晶体管864的电流通路的第二端与第一输出节点735之间，而其控制电极则与第二输入节点733相连。PMOS晶体管867的电流通路连在电源节点350与第一输出节点735之间，而其控制电极则与第一输入节点732相连。NMOS晶体管868的电流通路连在地节点360和第二输出节点736之间，而其控制电极则与第三输入节点734相连。
在此放大器731中，晶体管861的电流增益(或W/L率)为晶体管867的许多倍(优选地为2-4)。与此类似，晶体管864的电流增益也大于晶体管866的电流增益。
DM输出驱动器730另外包括PMOS电流源晶体管871,PMOS输出上拉晶体管869,NMOS电流宿晶体管872，及NMOS输出下拉晶体管870。电流源晶体管871的电流通路连在电源节点350与放大器731的输出节点735之间，而其控制电极则与状态控制信号PEN_DM相连。输出上拉晶体管869的电流通路连在电源节点350与USB电缆200的第一数据线343之间，而其控制电极则与放大器731的输出节点735相连。电流宿晶体管872的电流通路连在地节点360与放大器731的输出节点736之间，而其控制电极则与状态控制信号NENL_DM相连。输出下拉晶体管870的电流通路连在地节点360与USB电缆数据线343之间，而其控制电极则与放大器731的输出节点736相连。
DM输出驱动器730另外包括一个或多个D-NMOS反馈电容738。反馈电容738(例如，873-876)被连在放大器731的反馈端737与USB电缆数据线343或耦合到地节点360上的电阻739中的任一个之间。更具体地说，电容873和876被连在USB电缆数据线343与电阻739之间。电容874和875则被连在放大器反馈端737与USB电缆数据线343之间。
DM输出驱动器730另外包括一个由电阻877和D-NMOS电容878组成的电路，其用于补偿USB电缆数据线343上的负载电容的变化。电阻877和电容878被串联在输出衰减器(或USB电缆数据线343)与地节点360之间。提供电阻877是为了防止电容878的栅氧化物由于ESD而遭破坏。由于电容878增大了驱动器730的内部容抗，所以尽管其负载显著地变化，总线信号发送器330也能具有稳定的输出特性。
参照图8D,DP输出驱动器740的电路结构与DM输出驱动器730的电路结构类似。由图可见，DP输出驱动器740响应来自状态控制器710的状态控制信号PEN_DP和NENL_DP及来自斜率控制器720的斜率控制信号PBIAS,HVDD和NBIAS，并产生被传送到USB电缆数据线344上的总线专用数据信号DP。该驱动器740也加载有调压器110的输出电压VRR。
与DM输出驱动器730相同，DP输出驱动器740包括具有新型结构的运算放大器741。此运算放大器741具有用于接收斜率控制信号PBIAS的第一输入节点732’，用于接收斜率控制信号HVDD的第二输入节点733’，用于接收斜率控制信号NBIAS的第三输入节点734’，用于提供第一输出驱动信号PDRVP的第一输出节点735’，用于提供第二输出驱动信号NDRVP的第二输出节点736’，及反馈端737’。
放大器741另外包括PMOS晶体管861’,863’,865’和867’,及NMOS晶体管862’,864’,866’和868’。PMOS晶体管861’的电流通路的第一端与电源节点350相连，而其控制电极则与加载有第一斜率控制信号PBIAS的第一输入节点732’相连。NMOS晶体管862’的电流通路的第一端与晶体管861’的电流通路的第二端相连，其控制电极则与加载有斜率控制信号HVDD的第二输入节点733’相连。PMOS晶体管863’的电流通路连在晶体管861’的电流通路的第二端及第二输出节点736’之间，而其控制电极则与第二输入节点733’相连。NMOS晶体管864’的电流通路的第一端与地节点360相连，而其控制电极则与加载有斜率控制信号NBIAS的第三输入节点734’相连。PMOS晶体管865’的电流通路连在晶体管862’与864’的电流通路的第二端之间，而其控制电极则与第二输入节点733’相连。NMOS晶体管866’的电流通路连在晶体管864’的电流通路的第二端与第一输出节点735’之间，而其控制电极则与第二输入节点733’相连。PMOS晶体管867’的电流通路连在电源节点350与第一输出节点735’之间，而其控制电极则与第一输入节点732’相连。NMOS晶体管868’的电流通路连在地节点360和第二输出节点736’之间，而其控制电极则与第三输入节点734’相连。
在此放大器741中，晶体管861’的电流增益是晶体管867’的许多倍(优选地为2-4)。晶体管864’在电流增益或尺寸上均大于晶体管866’。
DP输出驱动器740另外包括PMOS电流源晶体管871’,PMOS输出上拉晶体管869’,NMOS电流宿晶体管872’，及NMOS输出下拉晶体管870’。电流源晶体管871’的电流通路连在电源节点350与放大器741的输出节点735’之间，而其控制电极则与状态控制信号PEN_DP相连。输出上拉晶体管869’的电流通路连在电源节点350与USB电缆200的第一数据线344之间，而其控制电极则与放大器741的输出节点735’相连。电流宿晶体管872’的电流通路连在地节点360与放大器741的输出节点736’之间，而其控制电极则与状态控制信号NENL_DP相连。输出下拉晶体管870’的电流通路连在地节点360与USB电缆数据线344之间，而其控制电极则与放大器741的输出节点736’相连。
DP输出驱动器740另外包括一个或多个D-NMOS反馈电容738’。反馈电容738’(例如，873’-876’)被连在放大器741的反馈端737’与USB电缆数据线343或图8C所示的电阻739中的任一个之间。更具体地说，电容874’到875’被连在放大器反馈端737’与USB电缆数据线344之间。电容876’则被连在USB电缆数据线344与电阻739之间。
DP输出驱动器740另外包括一个由电阻877’和D-NMOS电容878’组成的电路，其用于补偿USB电缆数据线344上负载电容的变化。电阻877’和电容878’被串联在输出衰减器(或USB电缆数据线344)与地节点360之间。提供电阻877’是为了防止电容878’的栅氧化物由于ESD而遭破坏。由于电容878’增大了驱动器740的内部容抗，所以尽管其负载显著地变化，总线信号发送器330也能具有稳定的输出特性。
图8C和8D中，标识符A和A’表示用于控制DM和DP信号的上升斜率的电路部件，而B和B’则表示用于控制DM和DP信号的下降斜率的电路部件。该上升斜率控制电路部件A和A’上的信号具有与对应的下降斜率电路部件上的信号相反的相位。然而，其具有相同的工作原理。因此为了便于说明并避免重复说明，将只参照图3C对部件A进行详细说明。
图8C中，最初，假设节点737上的电压VF被设置为VRR/2。在此情况中，在节点737上建立了一个虚地。当发送器330将DM和DP传送到USB电缆200上时，DEN_DM和BENL_DM信号，及PEN_DP和NENL_DP信号，将分别保持高和低电平。此时，来自斜率控制器720的信号PBIAS,HVDD和NBIAS被保持在各自的预定电平上。因此，晶体管871和872将截止而晶体管861,864,867和868将导通。
输出信号DM的边缘率(或斜率)决定了流过反馈电容783的反馈电流IF的大小，其公式(1)如下IF=C738·dVdt---(1)]]>其中C738为反馈电容738的容抗而dV/dt为DM信号的边缘率。
当USB电缆数据线343上的DM信号的斜率等于其目标斜率时，反馈节点737上的电压VF被保持为VRR/2。此时，流过晶体管862的电流I862等于反馈电流IF，所以电压VF将不变。在此情况中，由于输出节点735和736上的电压不发生变化，DM信号将以恒定的边缘率增大。
在DM信号上升沿变换过程中，如果信号DM的边缘率dV/dv显著地小于目标边缘率，则电压VF将由于反馈电流IF减小而变得高于VRR/2，从而使NMOS晶体管862的电导降低，于是流过PMOS晶体管865的电流I865将减小。其结果是，流过NMOS晶体管866的电流I866将相对增大。从而导致节点735上的压降。此压降将使经过PMOS晶体管869流到USB电缆数据线343上的电流I869有所增大。因此，DM信号的电压率dV/dv将变得更大。
在DM信号的上升沿变换过程中，如果DM信号的边缘率dV/dv显著地大于目标边缘率，则电压VF将由于反馈电流IF增大而变得低于VRR/2，从而使NMOS晶体管862的电导升高，于是流过NMOS晶体管862的电流I862将增大。其结果是，流过NMOS晶体管866的电流I866将相对减小。从而导致节点735上的压升。此压升将使经过PMOS晶体管869流到USB电缆数据线343上的电流I869减小。因此，DM信号的电压率dV/dv将变得更小。
在DM信号的下降沿变换过程中，如果信号DM的边缘率dV/dv显著地小于目标边缘率，则电压VF将由于反馈电流IF减小而变得高于VRR/2，从而使NMOS晶体管862的电导降低，于是流过NMOS晶体管862的电流I862将减小。其结果是，流过PMOS晶体管863电流I863将相对增大。从而导致节点736上的压升。此压升将使从USB电缆数据线343经过NMOS晶体管870流到地节点360上的电流I870增大。因此，DM信号的电压率dV/dv将变得更大。
在DM信号的下降沿变换过程中，如果DM信号的边缘率dV/dv显著地大于目标边缘率，则电压VF将由于反馈电流IF增大而变得低于VRR/2，从而使NMOS晶体管862的电导升高，于是流过NMOS晶体管862的电流I862将增大。其结果是，流过NMOS晶体管863的电流I863将相对减小。其导致节点736上的压降。此压降将使从USB电缆数据线343经过NMOS晶体管870流到地节点360中的电流I870减小。因此，DM信号的电压率dV/dv将变得更小。
图9A到9H所示为图8A到8D所示的上述电路上的信号的波形图。
如上所述，由于本发明的信号发送器仅由两个新型运算放大器及其各自的输出驱动器来实现，其能够为总线接口芯片提供相对增大的集成度。通过增大内部容抗，使得即使发送器的负载显著地变化其也能够具有稳定的输出特性。
到此，已经对示意性的优选实施例对本发明进行了说明。然而，其应被理解的是本发明的范围并不局限于所公开的实施例。正相反，其应包括多种不同的修正及类似配置。因此，权利要求的范围应与最广泛的解释相一致，从而涵盖所有这样的修正及类似配置。
权利要求
1．一种用于将第一和第二数据信号(DM,DP)传送到一对第一和第二数据线(343,344)上的集成发送器电路(330)，所述发送器电路包括第一装置(710)，响应一组外部加载的输入信号(OE#,EOP,NRZI)，用于产生一组状态控制信号(FNI,FNI#,PEN_DM,NENL_DM,PEN_DP,NENL_DP)以确定何时该第一和第二数据信号被驱动为其预定数据状态；第二装置(720)，响应状态控制信号，用于产生一组斜率控制信号(PBIAS,HVDD,NBIAS)以控制数据信号的边缘率；第三装置(730)，响应状态和斜率控制信号，用于产生将被传送到所述第一数据线(343)上的第一数据信号(DM)；及第四装置(740)，响应状态和斜率控制信号，用于产生将被传送到所述第二数据线(344)上的第二数据信号(DP)。
2．如权利要求1所述的发送器电路，其特征在于所述输入信号为编码数据信号(NRZI)，用于指示该编码数据信号的结尾的数据结束信号(EOP)，及输出使能信号(OE#)。
3．如权利要求2所述的发送器电路，其特征在于当数据结束信号和输出使能信号有效时所传送的第一和第二数据信号(DM,DP)被驱动为第一数据状态(单端0状态)；而当编码数据信号处于第一逻辑状态，数据结束信号无效而输出使能信号有效时，则被驱动为第二数据状态(差分0状态)；而当该编码数据信号处于第二逻辑状态，数据结束信号无效而输出使能信号有效时则被驱动为第三数据状态(差分1状态)。
4．如权利要求2所述的发送器电路，其特征在于当输出使能信号无效时所传送的第一和第二数据信号(DM,DP)被驱动为高阻抗状态。
5．如权利要求2所述的发送器电路，其特征在于所述第一装置(710)包括第一反相器(821)，用于将输出使能信号(OE#)逻辑反相以产生第一状态控制信号(FNI)；第二反相器(824)，用于将第一状态控制信号逻辑反相以产生第二状态控制信号(FNI#)；第三反相器(825)，用于将数据结束信号(EOP)逻辑反相；第四反相器(826)，用于将编码数据信号(NRZI)逻辑反相；第一AND门(827)，用于对所述第三和第四反相器(825,826)的输出数据进行逻辑AND运算；第五反相器(829)，用于将所述第一AND门的输出逻辑反相；第一门逻辑(830,831)，用于接收第二状态控制信号(FNI#)和所述第三反相器(829)的输出以产生第三状态控制信号(PEN_DM)；第二门逻辑(832,833)，用于接收第一状态控制信号(FNI)和所述第五反相器(829)的输出以产生第四状态控制信号(NENL_DM)；第六反相器(834)，用于将所述第四反相器(826)的输出逻辑反相；第二AND门(835)，用于对所述第三和第六反相器(825,834)的输出进行逻辑AND运算；第七反相器(837)，用于将所述第二AND门(835)的输出逻辑反相；第三门逻辑(838,839)，用于接收第二状态控制信号(FNI#)及所述第七反相器(837)的输出以产生第五状态控制信号(PEN_DP)；及第四门逻辑(840,841)，用于接收第一状态控制信号(FNI)及所述第七反相器(837)的输出以产生第六状态控制信号(NENL_DP)。
6．如权利要求5所述的发送器电路，其特征在于所述第一装置(710)另外包括滤波器(823,828,836)，分别连在所述第一与第四反相器之间，所述第一AND门与所述第五反相器之间，以及所述第二AND门与所述第七反相器之间。
7．如权利要求5所述的发送器电路，其特征在于所述第二装置(720)包括第一和第二电源节点(350,360)，分别从外部加载有第一和第二电源电压(VRR,VSS)；第一和第二输入节点(801,802)，用于分别接收第一和第二状态控制信号(FNI,FNI#)；第一到第三输出节点(811或811’,812或812’,813或813’)，用于分别提供第一到第三斜率控制信号(PBIAS,HVDD,NBIAS)；第一类型的第一晶体管(851)，其电流通路的第一端与所述第一电源节点(350)相连，而控制电极则与所述第一输入节点(801)相连；第一类型的第二晶体管(852)，其电流通路连在所述第一晶体管(851)的电流通路的第二端与所述第一输出节点(811或811’)之间，而控制电极则与所述第二输入节点(802)相连；第一类型的第三晶体管(853)，其电流通路连在所述第一电源节点(350)与所述第一输出节点(811或811’)之间，而控制电极同时与所述第一输出节点(811或811’)及所述第一和第二晶体管(851,852)的电流通路的连结点相连；第一电阻(854)，连在所述第一输出节点(811或811’)及所述第二输出节点(812或812’)之间；第二电阻(855)，连在所述第二输出节点(812或812’)及所述第三输出节点(813或813’)之间；电容(858)，连在所述第二输出节点(812或812’)及所述第二电源节点(360)之间；第二类型的第四晶体管(856)，其电流通路连在所述第三输出节点(813或813’)与所述第二电源节点(360)之间，而其控制电极则与所述第二输入节点(802)相连；及第二类型的第五晶体管(857)，其电流通路连在所述第三输出节点(813或813’)与所述第二电源节点(360)之间，而其控制电极则与所述第三输出节点(813或813’)相连。
8．如权利要求7所述的发送器电路，其特征在于所述第三装置(730)包括运算放大器(731)，其具有用于接收第一斜率控制信号(PBIAS)的第一输入节点(732)，用于接收第二斜率控制信号(HVDD)的第二输入节点(733)，用于接收第三斜率控制信号(NBIAS)的第三输入节点(734)，用于提供第一输出驱动信号(PDRVM)的第一输出节点(735)，用于提供第二输出驱动信号(NDRVM)的第二输出节点(736)，及反馈端(737)；电流源晶体管(871)，其电流通路连在所述第一电源节点(350)与所述放大器(731)的所述第一输出节点(735)之间，而其控制电极则与所述第三状态控制信号(PEN_DM)相连；输出上拉晶体管(869)，其电流通路连在所述第一电源节点(350)与所述第一数据线(343)之间，而其控制电极则与所述放大器(731)的所述第一输出节点(735)相连；电流宿晶体管(872)，其电流通路连在所述第二电源节点(360)与所述放大器(731)的所述第二输出节点(736)之间，而其控制电极则与所述第四状态控制信号(NENL_DM)相连；输出下拉晶体管(870)，其电流通路连在所述第二电源节点(360)与所述第一数据线(343)之间，而控制电极则与所述放大器(731)的所述第二输出节点(736)相连；及至少一个的反馈电容(738)，连在所述放大器(731)的反馈端(737)与所述第一数据线(343)之间。
9．如权利要求8所述的发送器电路，其特征在于所述放大器(731)包括第一类型的第一晶体管(861)，其电流通路的第一端与所述第一电源节点(350)相连，而其控制电极则与加载有第一斜率控制信号(PBIAS)的所述第一输入节点(732)相连；第二类型的第二晶体管(862)，其电流通路的第一端与所述第一晶体管(861)的电流通路的第二端相连，而其控制电极则与加载有第二斜率控制信号(HVDD)的所述第二输入节点(733)相连；第二类型的第三晶体管(864)，其电流通路的第一端与第二电源节点(360)相连，而其控制电极则与加载有第三斜率控制信号(NBIAS)的所述第三输入节点(734)相连；第一类型的第四晶体管(865)，其电流通路连在所述第二和第三晶体管(862,864)的电流通路的第二端之间，而其控制电极则与所述第二输入节点(733)相连；第一类型的第五晶体管(867)，其电流通路连在所述第一电源节点(350)和所述第一输出节点(735)之间，而其控制电极则与所述第一输入节点(732)相连；第二类型的第六晶体管(866)，其电流通路连在所述第三晶体管(864)的电流通路的第二端与所述第一输出节点(735)之间，而其控制电极则与所述第二输入节点(733)相连；第二类型的第七晶体管(868)，其电流通路连在所述第二电源节点(360)与所述第二输出节点(736)之间，而其控制电极则与所述第三输入节点(734)相连；第一类型的第八晶体管(863)，其电流通路连在所述第一晶体管(861)的电流通路的第二端与所述第二输出节点(736)之间，而其控制电极则与所述第二输入节点(733)相连。
10．如权利要求8所述的发送器电路，其特征在于所述第三装置(730)另外包括用于对所述第一数据线上负载电容的变化进行补偿的装置(877,878)。
11．如权利要求10所述的发送器电路，其特征在于所述用于对负载电容的变化进行补偿的装置包括串联在所述输出衰减器与所述第二电源节点之间的电阻(877)和电容(878)。
12．如权利要求7所述的发送器电路，其特征在于所述第四装置(740)包括运算放大器(741)，其具有用于接收第一斜率控制信号(PBIAS)的第一输入节点(732’)，用于接收第二斜率控制信号(HVDD)的第二输入节点(733’)，用于接收第三斜率控制信号(NBIAS)的第三输入节点(734’)，用于提供第一输出驱动信号(PDRVM)的第一输出节点(735’)，用于提供第二输出驱动信号(NDRVM)的第二输出节点(736’)，及反馈端(737’)；电流源晶体管(871’)，其电流通路连在所述第一电源节点(350)与所述放大器(741)的所述第一输出节点(735’)之间，而其控制电极则与所述第五状态控制信号(PEN_DP)相连；输出上拉晶体管(869’)，其电流通路连在所述第一电源节点(350)与所述第二数据线(344)之间，而其控制电极则与所述放大器(741)的所述第一输出节点(735’)相连；电流宿晶体管(872’)，其电流通路连在所述第二电源节点(360)与所述放大器(741)的所述第二输出节点(736’)之间，而其控制电极则与所述第六状态控制信号(NENL_DP)相连；输出下拉晶体管(870’)，其电流通路连在所述第二电源节点(360)与所述第二数据线(344)之间，而控制电极则与所述放大器(741)的所述第二输出节点(736’)相连；及至少一个反馈电容(738’)，连在所述放大器(741)的反馈端(737’)与所述第二数据线(344)之间。
13．如权利要求12所述的发送器电路，其特征在于所述放大器(741)包括第一类型的第一晶体管(861’)，其电流通路的第一端与所述第一电源节点(350)相连，而其控制电极则与加载有第一斜率控制信号(PBIAS)的所述第一输入节点(732’)相连；第二类型的第二晶体管(862’)，其电流通路的第一端与所述第一晶体管(861’)的电流通路的第二端相连，而其控制电极则与加载有第二斜率控制信号(HVDD)的所述第二输入节点(733’)相连；第二类型的第三晶体管(864’)，其电流通路的第一端与第二电源节点(360)相连，而其控制电极则与加载有第三斜率控制信号(NBIAS)的所述第三输入节点(734’)相连；第一类型的第四晶体管(865’)，其电流通路连在所述第二和第三晶体管(862’,864’)的电流通路的第二端之间，而其控制电极则与所述第二输入节点(733’)相连；第一类型的第五晶体管(867’)，其电流通路连在所述第一电源节点(350)和所述第一输出节点(735’)之间，而其控制电极则与所述第一输入节点(732’)相连；第二类型的第六晶体管(866’)，其电流通路连在所述第三晶体管(864’)的电流通路的第二端与所述第一输出节点(735’)之间，而其控制电极则与所述第二输入节点(733’)相连；第二类型的第七晶体管(868’)，其电流通路连在所述第二电源节点(360)与所述第二输出节点(736’)之间，而其控制电极则与所述第三输入节点(734’)相连；第一类型的第八晶体管(863’)，其电流通路连在所述第一晶体管(861’)的电流通路的第二端与所述第二输出节点(736’)之间，而其控制电极则与所述第二输入节点(733’)相连。
14．如权利要求12所述的发送器电路，其特征在于所述第四装置(740)另外包括用于对所述第二数据线上负载电容的变化进行补偿的装置(877’,878’)。
15．如权利要求14所述的发送器电路，其特征在于所述用于对负载电容的变化进行补偿的装置包括串联在所述输出衰减器与所述第二电源节点之间的电阻(877’)和电容(878’)。
16．如权利要求2所述的发送器电路，其特征在于所传送及编码的数据信号为不归零反相信号。
17．如权利要求1所述的发送器电路，其特征在于所述数据线对为通用串线总线(USB)电缆的数据线。
18．一种用于响应使能信号(EN#)从一对第一和第二数据线(343,344)接收第一和第二输入数据信号(DM,DP)的集成接收器电路(310)，其中输入数据信号在两个预定电压电平(0V和3.3V)的范围内摆动，其特征在于所述接收器电路包括差分放大器(411)，用于对第一与第二数据信号之间的电压差进行放大以产生在与输入数据信号(DM,DP)相同的范围内摆动的差分信号；第一电平移位器(413)，用于移位差分信号的摆动电压电平以产生电平移位差分信号作为第一输出数据信号(RXD)；第一施密特触发器(421)，用于响应第一输入数据信号的摆动产生具有滞后的输出信号；第二电平移位器(423)，用于移位所述第一施密特触发器的输出信号的摆动电压电平以产生第一电平移位输出数据信号；第二施密特触发器(421’)，用于响应第二输入数据信号的摆动产生具有滞后的输出信号；第三电平移位器(423’)，用于移位所述第二施密特触发器的输出信号的摆动电压电平以产生第二电平移位输出数据信号；及输出驱动逻辑(425)，用于响应使能信号与第一和第二电平移位输出数据信号产生第二与第三输出数据信号(RXDP,RXDM)。
19．如权利要求18所述的接收器电路，其特征在于当输入数据信号均处于第一逻辑状态而使能信号有效时，第二和第三输出数据信号被驱动为第一数据状态；而当第一输入数据信号处于第二逻辑状态，第二输入数据信号处于第一逻辑状态而使能信号有效时则被驱动为第二数据状态；而当第一输入数据信号处于第一逻辑状态，第二输入数据信号处于第二逻辑状态而使能信号有效时，则被驱动为第三数据状态。
20．如权利要求18所述的接收器电路，其特征在于当使能信号无效时所述差分放大器和施密特触发器被禁用。
21．如权利要求18所述的接收器电路，其特征在于输入数据信号(DM,DP)为编码数据信号。
22．如权利要求21所述的接收器电路，其特征在于编码数据信号为不归零反相信号。
23．如权利要求18所述的接收器电路，其特征在于第一和第二输入数据信号均分别在-0.5V到3.8V的范围内摆动。
24．如权利要求18所述的接收器电路，其特征在于所述数据线对为通用串行总线(USB)电缆的数据线。
25．一种用于将数据信号传送到一对第一和第二数据线(343,344)上或从其上接收数据信号的集成收发器电路(120)，所述收发器电路包括发送器(330)，其用于响应第一编码输入数据信号(NRZI)产生第一摆动范围(0到3.3V)内的第一和第二编码输出数据信号(DM,DP)，并产生均在第二摆动范围(0到5V)内的用于指示第一编码输入数据信号的结尾的数据结束信号(EOP)及选择信号(OE#)，以将第一和第二编码输出数据信号加载到所述数据线对上；反相器(321)，用于将选择信号逻辑反相；接收器(310)，其用于响应所反相的选择信号(EN#)，从所述数据线对接收均处于第二摆动范围内的第二和第三编码输入数据信号(DM,DP)以产生均在第一摆动范围内的第三到第五编码输出数据信号(RXDM,RXD,RXDP)，第三到第五编码输出数据信号中的信号(RXD)为其它两个信号(RXDM,RXDP)的差分信号。
26．如权利要求25所述的收发器电路，其特征在于当数据结束信号和选择信号有效时，第一和第二编码输出数据信号被驱动为第一数据状态；而当第一编码输入数据信号处于第一逻辑状态，数据结束信号无效而选择信号有效时，则被驱动为第二数据状态；当第一编码输入数据信号处于第二逻辑状态，数据结束信号无效而选择信号有效时，则被驱动为第三数据状态。
27．如权利要求25所述的收发器电路，其特征在于当选择信号无效时第一和第二编码输出数据信号被驱动为高阻抗状态。
28．如权利要求25所述的收发器电路，其特征在于当第二和第三编码输入数据信号同时处于第一逻辑状态而反相选择信号无效时，第二和第三编码输出数据信号被驱动为第一数据状态；而当第二和第三编码输入数据信号处于第二逻辑状态且反相选择信号有效时，则被驱动为第二数据状态；而当第二编码输入数据信号处于第一逻辑状态，第三编码输入数据信号处于第二逻辑状态而反相选择信号有效时，则被驱动为第三数据状态。
29．如权利要求25所述的收发器电路，其特征在于当反相选择信号无效时所述收发器被禁用。
30．如权利要求25所述的收发器电路，另外包括用于同时向所述发送器及所述接收器提供第一摆动范围内的电源电压的调压器。
31．如权利要求25所述的收发器电路，其特征在于所述发送器，接收器，和调压器被集成进一个单独的半导体芯片中。
32．一种集成总线接口电路，提供串行总线与功能装置之间的双向通信，所述总线接口电路包括调压器(110)，利用第二电压范围内的第二电源电压(5V)提供第一电压范围内的第一电源电压(3.3V)；收发器(120)，利用第一和第二电源电压(3.3V和5V)将一组总线专用格式(3.3V调制格式)的第一信号(DM,DP)转换为一组接口专用格式(5V调制格式)的第二信号(RXDM,RXD,RXDP)以及反向转换；接口引擎(130)，用作接口专用格式的第二信号与一组装置专用格式(5V二进制格式)的第三信号(二进制数据)之间的接口；及装置控制器(140)，用于响应装置专用格式的第三信号对所述功能装置进行控制。
33．如权利要求32所述的总线接口电路，其特征在于所述收发器包括发送器(330)，其用于响应接口专用格式的第一编码输入数据信号(NRZI)及用于指示来自所述接口引擎(130)的第一编码输入数据信号的结尾的接口专用格式的数据结束信号(EOP)，产生总线专用格式的第一和第二编码输出数据信号(DM,DP)，以将第一和第二编码输出数据信号提供给所述串行总线；接收器(310)，其用于响应来自所述串行总线的总线专用格式的第二和第三编码输入数据信号(DM,DP)产生第三到第五编码输出数据信号(RXDM,RXD,RXDP)，以将第三到第五编码输出数据信号提供给所述接口引擎(130)；及控制逻辑(320)，用于响应来自所述接口引擎的选择信号(SEL)选择性地激励所述发送器或所述接收器中的任一个。
34．如权利要求33所述的总线接口电路，其特征在于第三到第五编码输出数据信号中的一个为其它两个信号的差分信号。
35．如权利要求32所述的总线接口电路，其特征在于所述调压器，收发器，接口引擎和装置控制器被集成进一个单独的半导体芯片中。
36．如权利要求32所述的总线接口电路，其特征在于所述接口专用格式和总线专用格式信号为不归零反相信号。
37．如权利要求32所述的总线接口电路，其特征在于所述总线为通用串行总线(USB)。
全文摘要
用于计算机系统的集成总线接口电路,包括调压器,双向串行数据收发器,串行接口引擎,及装置控制器。调压器利用第二电压范围内的第二电源电压提供第一电压范围内的第一电源电压。收发器利用第一和第二电源电压将一组总线专用数据信号转换为一组接口专用数据信号,以及对其进行反向转换。串行接口引擎用作接口专用信号与一组装置专用信号之间的接口。装置控制器响应装置专用信号来对功能装置进行控制。
文档编号G06F13/40GK1233800SQ99103650
公开日1999年11月3日 申请日期1999年3月9日 优先权日1998年3月9日
发明者李载点, 韩相贤 申请人:三星电子株式会社