一种局部总线结构及数据交互方法
【技术领域】
[0001] 本发明属于工业DCS (分布式控制）系统信息处理技术领域，涉及用于核电仪控系 统的多FPGA之间数据可靠通讯的局部总线结构及数据交互方法。
【背景技术】
[0002] 基于现在较流行的数字化仪控系统DCS的设计都是基于微处理器实现的，为了更 好的达到区别于以上DCS的多样性设计，解决共因故障等问题，目前国际上有些DCS开始采 用完全基于FPGA为处理器的DCS设计；
[0003] 然而为了达到板卡内模块功能的独立性，通常我们在一个DCS的主控板卡中的平 台部分和算法部分采用不同的FPGA实现，而由于组态算法的多样性，为了实现不同类算法 的并行快速运行，以及各类算法之间的隔离特针对不同种类算法采用多片FPGA实现。
[0004] 由于平台FPGA与算法FPGA之间采用一主多从的通信方式，故集成有PCI总线 IP(Inte llectual Property)核的FPGA也能实现此功能，但是内嵌IP核为黑盒，其功能模 块的具体verilog实现方法，是不对用户开放的，然而核电站应用中要求对功能模块进行 详细完整的V&V(Verification&Validation软件验证与确认）工作，以确保功能块安全可 靠，由于无法拿到IP核的源码故无法进行V&V完整的工作，这不符合核电仪控系统的特殊 应用。
[0005] 而且传统的应用于微处理器的PCI总线方式存在以下问题：PCI总线控制器编写 困难，信号定义复杂，用逻辑代码重新编写困难；PCI总线的端口电平固定，而并不是所有 FPGA都支持该特定电平标准；PCI总线没有实现通讯隔离，容易发生故障蔓延。
【发明内容】
[0006] 本发明提供一种用于核电仪控系统的多FPGA之间数据可靠通讯的局部总线结 构，包括主FPGA，两个及两个以上从FPGA，所述主FPGA与从FPGA之间通过全双工并行总线 传输数据，其特征在于，所述主FPGA和从FPGA为内嵌黑盒IP核的FPGA ;所述主FPGA包括 设有CRC (循环冗余校验）的数据处理模块，总线数据收发控制器，I/O模块，从FPGA包括 设有CRC的数据处理模块，接收数据双口 RAM，发送数据双口 RAM，I/O模块。
[0007] 本发明还提供一种在用于核电仪控系统的多FPGA之间数据可靠通讯的局部总线 结构中主FPGA与从FPGA进行数据交互的方法，其特征在于，具体包括以下步骤：
[0008] 步骤1，主FPGA进行写操作，依次将数据写入到从FPGA存储空间1的对应地址中；
[0009] 步骤2,主FPGA写入完成后，向从FPGA发送写入完成标志；
[0010] 步骤3,从FPGA判断是否检测到写入完成标志，是则进入步骤4,否则返回步骤3 ;
[0011] 步骤4,从FPGA开始读取存储空间1中的数据；
[0012] 步骤5,从FPGA读取过程中进行CRC校验，判断是否校验正确，是则进入步骤6,否 则返回步骤3 ;
[0013] 步骤6,从FPGA发送读取完成标志；
[0014] 步骤7,主FPGA在写入完成后定时判断是否收到从FPGA的读取完成标志，是则进 入步骤8,否则返回步骤1;
[0015] 步骤8,从FPGA对数据进行处理后，写入到存储空间2的对应地址中；
[0016] 步骤9,从FPGA发送ready，通知主FPGA来读取，并开始定时检测主FPGA的读取 完成标志；
[0017] 步骤10,主FPGA检测到从FPGA发送的ready信号后进行读操作，读出从FPGA存 储空间2的数据；
[0018] 步骤11，主FPGA读取过程中进行CRC校验，判断是否校验正确，是则进入步骤13， 否则进入步骤12;
[0019] 步骤12,主FPGA不向从FPGA发送读取完成标志；
[0020] 步骤13,主FPGA向从FPGA发送读取完成标志；
[0021 ] 步骤14，判断从FPGA是否在固定时间内检测到主FPGA发送的的读取完成标志，是 则进入步骤15,否则返回步骤9;
[0022] 步骤15,本周期结束。
[0023] 采用本发明的总线结构和方法，解决了多FPGA之间的数据可靠通信的问题，还自 定义的总线方式，总线控制器自行编写，满足了核电行业不能用黑盒IP的特定要求。
[0024] 说明书附图
[0025] 图1本发明的详细总线结构图
[0026] 图2时钟信号和读控制信号网络连接拓扑
[0027]图3地址信号、数据信号、写控制信号和读数据完成信号网络连接拓扑
[0028] 图4读数据准备好信号网络连接拓扑
[0029] 图5主FPGA与从FPGA的数据访问交互流程图 具体实施例
[0030] 为了使本发明的发明目的、技术方案及其技术效果更加清晰，以下结合附图和具 体实施方式，对本发明进行进一步详细说明。应当理解的是，本说明书中描述的具体实施方 式仅仅是为了解释本发明，并非为了限定本发明。
[0031] 如图1所示，本发明多FPGA之间的互相通讯的局部总线由以下部分组成：
[0032] (1)通过verilog编写的总线主设备数据发送接收控制器；
[0033] (2)通过verilog编写的总线从设备数据发送接收控制器；
[0034] (3)实现总线信号收发的满足多种电平标准的硬件I/O接口电路；
[0035] (4)连接主从设备的数据传输路径。
[0036] 总线的信号定义如表1所示，
[0037]
[0039] 表1总线的信号定义
[0040] 本局部总线的通讯接口在FPGA中可以统一设置为如下几种电平：
[0041] 3. 3V LVITL 电平标准；
[0042] 3. 3V LVCMOS 电平标准；
[0043] PCI电平标准；
[0044] PCI-X电平标准。
[0045] 如图2所示，本总线的时钟信号和读控制信号（RD_EN1_4)采用主从设备点对点的 连接方式，以确保时钟的信号完整性。图中的R1-R4用来做阻抗终端匹配用，根据实际设计 PCB板卡选取阻值。
[0046] 如图3所示，本总线的地址信号、数据信号、写控制信号和RD_FINISH信号采用相 同的拓扑结构，结合了 T行拓扑和菊花链式拓扑的优点，采用了二者混合的拓扑方式，以确 保信号的完整性。图中的R用来做阻抗终端匹配用，根