元时间周期Tsym_rx的定时余裕。这些降低的定时余裕允许码元时间周期Tsym_rx更短以达成更高的数据速率。
[0067]图7示出了根据本公开的一实施例的时钟恢复电路520。该时钟恢复电路520包括耦合到第一接收机150A的输出的第一边沿检测电路710A，耦合到第二接收机150B的输出的第二边沿检测电路710B，以及耦合到第三接收机150C的输出的第三边沿检测电路710C。时钟恢复电路520还包括或(0R)门720和延迟电路730。在图7中所示的示例中，或门720用与反相器727串联耦合的或非(N0R)门722实现。
[0068]每个边沿检测电路710A-710C包括第一触发器750A-750C，第二触发器745A-745C、反相器740A-740C、以及或门760A-760C。第一触发器750A-750C具有耦合到相应接收机150A-150C的输出的时钟输入，以及耦合到电源电压vdda的数据输入。第一触发器750A-750C被配置成当在时钟输入处检测到上升信号沿时，向或门760A-760C的输入之一输出1。结果，第一触发器750A-750C检测相应接收机输出中的上升转变(0到1)并且在当检测到上升转变时输出1。第二触发器745A-750C具有通过反相器740A-740C耦合到相应接收机150A-150C的输出的时钟输入，以及耦合到电源电压vdda的数据输入。第二触发器745A-750C被配置成当在时钟输入处检测到上升信号沿时，向或门760A-760C的另一输入输出1。因为反相器740A-740C将接收机输出反相，所以第二触发器745A-745C检测接收机输出中的下降转变(1到0)，并且在当下降转变被检测到时向或门760A-760C的另一输入输出1。当第一触发器750A-750C或者第二触发器745A-745C中的任一者输出1时，或门760A-760C输出1，并且因此当检测到相应接收机输出中的上升或下降转变中的任一者时输出1。由此，每个边沿检测电路710A-710C当在相应接收机输出中检测到转变(上升或下降转变)时输出1。
[0069]或门720门具有耦合到第一边沿检测电路710A的输出的第一输入、耦合到第二边沿检测电路710B的输出的第二输入，以及耦合到第三边沿检测电路710C的输出的第三输入。结果，或门720在边沿检测电路710A-710C中的任一者输出1时输出1，并且因此当边沿检测电路710A-710C中的任一者在相应接收机输出中检测到转变时输出1。
[0070]假定边沿检测单路710A-710C中的触发器在每个码元前被重置，则或门720在每个码元的开始处初始地输出0。当边沿检测电路710A-710C中的第一者检测到相应接收机输出中的转变并且向或门720输出1时，或门720输出1，从而在时钟恢复电路520的输出(记为rck)处生成时钟脉冲610。或门720的输出从0到1的转变对应于时钟脉冲610的上升沿。由于触发器和或门中的传播延迟，在检测到接收机输出中的第一(最早)转变与时钟脉冲610的上升沿之间有短时间延迟tl。该时间延迟在图6中由标记为tl的箭头描
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[0071]时钟恢复电路520的输出通过延迟电路730被反馈到触发器745A-745C以及750A-750C的重置输入。当或门720的输出从0转变到1 (上升时钟沿)时，延迟电路730在tdelay的时间延迟之后向触发器的重置输入输出重置信号620。该延迟在图6中由标记为tdelay的从时钟脉冲610的上升沿到重置信号620的开始的箭头描绘。重置信号620使得所有的触发器输出0。结果，在短延迟t2之后，或门720的输出从1转变到0。从1到0的转变对应于时钟脉冲610的下降沿。由此，如图6中所示，时钟脉冲的宽度约等于tdelay与t2之和。
[0072]当或门的输出从1转变到0时，延迟电路730在延迟电路730的时间延迟tdelay之后结束去往这些触发器的重置输入的重置信号620。该时间延迟在图6中由标记为tdelay的从时钟脉冲610的下降沿到重置信号620的结束的箭头描绘。在重置信号620结束之后，触发器准备好检测接收机输出中的关于下一码元的转变。
[0073]在一方面，时钟恢复电路520满足一下定时约束:
[0074]tskew<tl+tdelay+t2+tdelay.
[0075]该约束帮助确保重置信号620在当前码元的tskew之后结束。若重置信号620在当前码元的tskew之前结束，那么接收机输出中的发生在重置信号620的结束与tskew的结束之间的转变就可能使得恢复时钟电路520为当前码元生成第二时钟脉冲，从而使得触发器530在一个码元周期中被触发两次。假定tl和t2相对于tskew而言较小，则该定时约束能够通过将延迟电路730的时间延迟tdelay设置成约等于或大于l/2*tskew而被满足。在该方面，tskew可包括由于信道条件导致的偏斜。延迟电路730可以用串联耦合的多个反相器或者其他类型的延迟元件来实现。
[0076]在一个实施例中，时钟恢复电路还包括一个输入耦合到开始信号并且另一输入耦合到延迟电路730、并且输出耦合到触发器的重置输入的与(AND)门770。与门770在开始信号为1时，将延迟电路730的输出传递到触发器的重置输入，并且在开始信号为0时阻塞延迟电路730的输出去往触发器的重置输入。开始信号可以被设置成0以在时钟恢复电路520并不被在使用时禁用时钟恢复电路520以节省功率。
[0077]图8示出了根据本公开的一实施例的延迟电路730的示例性实现。在该实施例中，延迟电路730包括串联耦合到延迟链的多个反相器810-1到810-8、以及复用器820。复用器820具有耦合到延迟链中的第四反相器810-4的输出的第一输入，以及耦合到延迟链中的最后一个反相器810-8的输出的第二输入。在选择信号(记为s)的控制下，复用器820选择性地将第四反相器810-4的输出或者最后一个反相器810-8的输出中的任一者親合到延迟电路730的输出。这允许延迟电路730的时间延迟(tdelay)被调节。例如，第四反相器810-4的输出可以被选择以使得tdelay更短，并且最后一个反相器810_8的输出可以被选择以使得tdelay更长。如以上所讨论的，tdelay可以被设置成约等于或者大于l/2*tskew。由此，tdelay可以根据tskew中的改变而被调节。为了在tdelay的调解中提供更大的粒度，复用器820可以具有耦合到延迟链中的其他反相器的输出的附加的输入以允许其他反相器的输出被选择。
[0078]在一个实施例中，复用器820可以是反相复用器820。结果，延迟电路730的输出(dout)可以相对于输入(din)被反相。在该实施例中，从延迟电路730输出的重置信号可以具有图6中所示的重置信号的相反极性，并且每个触发器745A-745C和750A-750C可以具有反相重置输入(rn)。
[0079]图9示出了根据本公开的一实施例的延迟电路525A-525C之一的示例性实现。延迟电路525A-525C中的每一者可以使用图9中所示的延迟电路525来实现。在该示例中，延迟电路525包括用于提供以上所讨论的长达tl的延迟的第一部分910，以及用于提供以上所讨论的长达保持时间的延迟的第二部分920。由此，总的延迟约等于tl与保持时间之和。第一部分910用与时钟恢复电路520中的组件相同或类似的组件实现。这样做使得延迟电路525的第一部分910中的延迟接近匹配tl，其为从时钟恢复电路520在接收机输出中检测到转变的时间与时钟恢复电路520输出对应时钟沿的时间的延迟。
[0080]延迟电路525的第一部分910包括延迟电路930、第一或门940以及第二或门950。延迟电路930使时钟仿效于时钟恢复电路520中的触发器745A-745C和750A-750C中的一者中的Q延迟。例如，延迟电路930可包括仿效触发器的锁存器(例如，主控锁存器和从动锁存器)中的反相器的反相器。延迟电路930被解说为图9中的触发器以表达延迟电路930仿效时钟恢复电路中的触发器延迟，但是将会领会，延迟电路930严格意义上并非触发器。
[0081]第一或门940仿效时钟恢复电路520中或门760A-760C之一中的延迟。第一或门940具有两个输入，其中一个输入被親合到延迟电路525的信号路径，并且另一个输入被親合到电压vssa(逻辑0)。第二或门950仿效时钟恢复电路520的或门720中的延迟。就此，第二或门950可以用串联耦合的或非门952和反相器957来实现，其中或非门952和反相器957分别