多相位时钟生成方法
【专利说明】多相位时钟生成方法
[0001]相关申请
[0002]本申请要求于2014年7月21日提交的美国非临时申请号N0.14/336, 977以及于2013年7月22日提交的美国临时申请号N0.61/857，212的优先权，其整个说明书通过引用被纳入于此。
[0003]背景
[0004]领域
[0005]本公开一般涉及数据通信，并且尤其涉及多相位信令。
[0006]背景
[0007]经常使用差分接口来传送高频信号以提供针对关键信号的共模拒斥。在传送和接收大量数据的设备(诸如存储器设备等)中，接口可能是昂贵的并且可能会消耗显著的功率。
[0008]概述
[0009]以下给出对一个或多个实施例的简化概述以提供对此类实施例的基本理解。此概述不是所有构想到的实施例的详尽综览，并且既非旨在标识所有实施例的关键性或决定性要素亦非试图界定任何或所有实施例的范围。其唯一的目的是要以简化形式给出一个或更多个实施例的一些概念以作为稍后给出的更加具体的说明之序。
[0010]根据一方面，本文中描述了一种用于接收数据的方法。该方法包括从多个导体接收码元序列，并且通过检测接收到的码元序列中的转变来生成时钟信号。该方法还包括延迟接收到的码元序列，以及使用该时钟信号来捕捉经延迟的码元序列中的一个或多个码元，其中该经延迟的码元序列中的前一码元是使用该时钟信号中的基于检测到的向所接收到的码元序列中的当前码元的转变所生成的时钟脉冲来捕捉的。
[0011]第二方面涉及一种用于接收数据的设备。该设备包括用于从多个导体接收码元序列的装置、以及用于通过检测接收到的码元序列中的转变来生成时钟信号的装置。该设备还包括用于延迟接收到的码元序列的装置、以及用于使用该时钟信号来捕捉经延迟的码元序列中的一个或多个码元的装置，其中该经延迟的码元序列中的前一码元是使用该时钟信号中的基于检测到的向所接收到的码元序列中的当前码元的转变所生成的时钟脉冲来捕捉的。
[0012]第三方面涉及一种接收系统。该接收系统包括配置成从多个导体接收码元序列的接收机电路、以及配置成通过检测所接收到的码元序列中的转变来生成时钟信号的时钟恢复电路。该接收系统还包括配置成延迟所接收到的码元序列的延迟电路、以及配置成使用该时钟信号来捕捉经延迟的码元序列中的一个或多个码元的触发器，其中该触发器使用该时钟信号中的基于检测到的向所接收到的码元序列中的当前码元的转变生成的时钟脉冲来捕捉经延迟的码元序列中的前一码元。
[0013]为能达成前述及相关目的，这一个或多个实施例包括在下文中充分描述并在权利要求中特别指出的特征。以下说明和所附插图详细阐述了这一个或更多个实施例的某些解说性方面。但是，这些方面仅仅是指示了可采用各个实施例的原理的各种方式中的若干种，并且所描述的实施例旨在涵盖所有此类方面及其等效方案。
[0014]附图简述
[0015]图1A-1F示出了被驱动成六个不同状态的示例性3相位通信系统。
[0016]图2示出了根据本公开一个实施例的接收机侧系统。
[0017]图3示出了根据本公开一实施例的差分电压转变的示例。
[0018]图4是根据本公开一实施例的解说捕捉码元的接收机输出位的时序图。
[0019]图5示出了根据本公开另一实施例的接收机侧系统。
[0020]图6是根据本公开另一个实施例的解说捕捉码元的接收机输出位的时序图。
[0021]图7示出了根据本公开一实施例的时钟恢复电路的示例性实现。
[0022]图8示出了根据本公开一实施例的时钟恢复电路中的延迟电路的示例性实现。
[0023]图9示出了根据本公开一实施例的延迟电路的示例性实现。
[0024]图10是根据本公开一实施例的解说用于接收数据的方法的流程图。
[0025]详细描述
[0026]以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构与组件以避免煙没此类概念。
[0027]图1A-1F示出了被配置成驱动至六个不同状态的示例性3相位通信系统100。3相位通信系统100包括标示为A、B和C的三条导线。每条导线可包括电路板上的导电迹线、集成电路(1C)上的导电迹线、传输线、或者其他类型的导体。3相位通信系统100还包括三个驱动器110A-110C。每条导线A、B和C在一端被耦合到驱动器110A-110C中的相应一者，并且在另一端被耦合到相应的终接电阻器(记为Rterm)。每个终接电阻器在一端被耦合到相应导线，并且在另一端被耦合到共同节点(记为comm)。每个终接电阻器可以具有相等的电阻。在图1A-1F中所示的示例中，每个终接电阻器具有大约50Ω的电阻，而每条导线A、B和C具有50 Ω的特性阻抗。
[0028]在一个实施例中，每个驱动器110A-110C包括上拉η型场效应晶体管(NFET) 115A-115C，上拉电阻器120A-120C、下拉电阻器125A-125C、以及下拉NFET130A-130C。对于每个驱动器110A-110C，相应的导线Α、Β和C被耦合在上拉电阻器120A-120C与下拉电阻器125A-125C之间。每个上拉电阻器120A-120C以及相应的上拉NFET 115A-115C的串联组合可以具有大约等于相应终接电阻器的电阻(图1A-1F中所示的示例中为50Ω)的电阻。类似地，每个下拉电阻器125A-125C以及相应的下拉NFET130A-115C的串联组合可以具有大约等于相应终接电阻器的电阻(图1A-1F中所示的示例中为50 Ω)。
[0029]每个驱动器110A-110C可以配置成用正向流动电流(记为I)或负向流动电流(记为-1)驱动相应导线Α、Β和C，或者保持相应导线Α、Β和C不受驱动。为了用正电流I驱动相应导线Α、Β和C，上拉NFET 115A-115C被导通，并且下拉NFET 130A-130C被截止。这允许电流从电源通过上拉NFET 115A-115C和上拉电阻器120A-120C流向相应导线Α、Β和C。为了用负电流-1驱动相应导线Α、Β和C，上拉NFET 115A-115C被截止，并且下拉NFET130A-130C被导通。这允许电流从相应导线Α、Β和C通过下拉电阻器125A-125C和下拉NFET 130A-130C流向接地。为了保持相应导线A、B和C不受驱动，上拉NFET 115A-115C和下拉NFET 130A-130C 二者都被截止。结果，几乎没有电流流过相应导线A、B和C。通过向相应门117A-117C输入逻辑一(例如，电源电压)，上拉NFET 115A-115C可以被导通，且通过向相应门117A-117C输入逻辑零(例如，接地)，上拉NFET 115A-115C可以被截止，并且通过向相应门132A-132C输入逻辑一(例如，电源电压)，下拉NFET 130A-130C可以被导通，且通过向相应门132A-132C输入逻辑零(例如，接地)，下拉NFET 130A-130C可以被截止。
[0030]在一个实施例中，驱动器110A-110C是受控的，从而在给定时间，导线A、B和C中只有两个被驱动而导线A、B和C中的另一个不受驱动。此外，这两个被驱动的导线是以相反极性被驱动的。例如，若导线A和B被驱动，那么导线A可以用正电流I被驱动，而导线B可以用负电流-1被驱动，或者反之。在该示例中，导线C是不受驱动的。
[0031]在该示例中，有三对能够被同时驱动的不同的可能导线对:导线A和B、导线B和C，以及导线A和C。这三对导线对中的每一对可以被称为相位状态。对于每个相位状态，有两种可能的极性。例如，若导线A和B被驱动，那么导线A可以被正驱动而导线B可以被负驱动，或者导线A可以被负驱动而导线B可以被正驱动。由此，三条导线A、B和C可以具有三种不同的相位状态，其中每个相位状态有两种不同极性，结果有总共由六种可能的状态。如以下所进一步讨论的，这六种可能状态在图1A-1F中解说。
[0032]图1A示出了第一状态，其中导线A和B被驱动，而导线C不受驱动，并且导线A被正驱动而导线B被负驱动。结果，电流通过导线A从发射机侧流向接收机侧，并且通过导线B回到发射机侧(由图1A中的电流循环表示)。几乎没有电流流过导线C。
[0033]图1B示出