实用新型一实施例的主板的配置示意图。
[0025]请同时参照图1与图2，处理器120 —般具有多个接脚PINs，在本实施例中，处理器120的接脚PINs之中有一部分为已定义接脚dP，并且有另一部分为未定义接脚udP，其中未定义接脚UdP可根据实际应用而包括一根或多根接脚PINs。此外，在实际的应用范例中，接脚PINs的数量可例如为2084根或1171根，甚至是介于2012至2090根，或是介于1152至1180根，但本实用新型不仅限于此。
[0026]在本实施例中，处理器基座132具有多个电性接点(electrical contacts)ECs，上述电性接点ECs会与处理器120的接脚PINs对应配置。类似于处理器120的接脚PINs配置，处理器基座132的电性接点ECs可分为第一部分电性接点El以及第二部分电性接点E2。其中，处理器基座132的第一部分电性接点El与处理器120的已定义接脚dP相互对应，并且处理器基座132的第二部分电性接点E2则与处理器120的未定义接脚udP中的一部分或全部相互对应。换言之，当处理器120插设于处理器基座132上时，已定义接脚dP会与第一部分电性接点El —对一对应连接，并且部分或全部的未定义接脚udP会与第二部分电性接点E2 —对一对应连接。
[0027]控制芯片134耦接处理器基座132，其可通过处理器基座132的电性接点与处理器120进行信号传输。在本实施例中，控制芯片134可根据使用者所发出的控制指令而决定是否令主板130进入超频工作模式，以决定是否提升处理器120的工作效能。上述控制指令可通过使用者设定B1S来发出，或是通过任何其他的指令输入手段来实现，本实用新型不对此加以限制。
[0028]详细而言，在主板130未被设定为超频工作模式的情况下(即，正常工作模式的情况)，处理器120会单独通过已定义接脚dP及对应的第一部分电性接点E1，与控制芯片134以及其他功能模块110_1?110_n进行信号传输。此时，未定义接脚UdP不会进行信号传输的动作，并且处理器120会依据其默认规格下的工作效能运作。
[0029]另一方面，在主板130被设定为超频工作模式的情况下，处理器120除了会通过已定义接脚dP与第一部分电性接点El与其他构件进行信号传输之外，控制芯片134会进一步地通过第二部分电性接点E2传输一控制信号CS至对应的未定义接脚udP，使得处理器120从未定义接脚udP所接收到的控制信号CS而提高其工作效能。举例来说，根据控制芯片134所发出的控制信号CS的类型/大小以及接收到控制信号CS的电性接点ECs位置，处理器120会反应于在不同的接脚PINs上所接收到的控制信号CS，而对应的调整其核心时钟调整比率、快取时钟调整比率、内存时钟调整比率以及时钟基频其中之一或多个，以提高其工作效能。
[0030]通过设定主板130进入超频工作模式的控制方式，控制芯片134可通过提供控制信号CS给处理器120的未定义接脚udP的方式，使处理器120反应于控制信号CS而调整其工作参数，因此使用者对于上述工作参数的调整可不受限于CPU出厂时的原生架构和B1S所定义的参数范围，而是可依据其需求透过主板的B1S进行参数数值调整，如此一来，处理器120的超频特性与表现即可被有效地提升。
[0031]图3为本实用新型一实施例的主板的功能方块示意图。请参照图3，在本实施例的处理器基座132的第二部分电性接点E2中包括有第一群组电性接点EGP1、第二群组电性接点EGP2、第三群组电性接点EGP3以及第四群组电性接点EGP4。其中，第一群组电性接点EGPl与未定义接脚udP中的第一群组接脚UdGPl相互对应，第二群组电性接点EGP2与未定义接脚udP中的第二群组接脚udGP2相互对应，第三群组电性接点EGP3与未定义接脚udP中的第三群组接脚udGP3相互对应，以及第四群组电性接点EGP4与未定义接脚udP中的第四群组接脚udGP4相互对应。此外，在不同的实施范例下，上述第一至第四群组电性接点EGPl?EGP4的其中二组或多组可共享或不共享相同的电性接点，本实用新型不以此为限。
[0032]在处理器120中，第一群组接脚UdGPl对应耦接至核心控制单元CRCU，第二群组接脚udGP2对应耦接至快取控制单元RICU，第三群组接脚udGP3对应耦接至内存控制单元MECU，并且第四群组接脚udGP4对应耦接至频率产生单元BC⑶。
[0033]核心控制单元CRCU是用以依据核心时钟调整比率与基础时钟参考信号(baseclock reference signal) BCLK产生核心时钟信号See。快取控制单元RIQJ是用以依据快取时钟调整比率与基础时钟参考信号BCLK产生快取时钟信号Src。内存控制单元ME⑶是用以依据内存时钟调整比率与基础时钟参考信号BCLK产生内存时钟信号Sdc。而频率产生单元BCGU则是用以依据时钟基频产生基础时钟参考信号BCLK。其中，处理器120会依据所产生的核心时钟信号Scc、快取时钟信号Src以及内存时钟信号Sdc来控制周边的功能模块110_1?110_n的运作。
[0034]在本实施例中，核心控制单元CRCU的核心时钟调整比率、快取控制单元RI⑶的快取时钟调整比率、内存控制单元MECU的内存时钟调整比率以及频率产生单元BCGU的时钟基频除了可通过B1S做设定之外，还可在超频工作模式下，透过控制芯片134所发出的控制信号CSl?CS4来分别调整。
[0035]以核心时钟调整比率的设定为例。详细而言，控制芯片134可通过传输控制信号CSl至第一群组电性接点EGPl的方式，使得核心控制单元CRCU可从对应的第一群组接脚UdGPl接收到控制信号CS1，并且反应于控制信号CSl而调升或调降核心时钟调整比率。藉此，核心控制单元CRCU即可依据设定的核心频率比率与基础时钟参考信号BCLK而产生具有对应频率的核心时钟信号See。
[0036]再以快取时钟调整比率的设定作为另一范例。控制芯片134可通过传输控制信号CS2至第二群组电性接点EGP2的方式，使得快取控制单元RICU可从对应的第二群组接脚udGP2接收到控制信号CS2，并且反应于控制信号CS2而调升或调降快取时钟调整比率。藉此，快取控制单元RICU即可依据设定的快取时钟调整比率与基础时钟参考信号BCLK而产生具有对应频率的快取时钟信号Src。
[0037]有关于控制芯片134通过传输控制信号CS3与CS4来分别设定内存时钟调整比率以及时钟基频的方式，可依据上述说明类推得知，故于此不再赘述。
[0038]应注意的是，上述的实施例说明仅为本实用新型的一实施范例，本实用新型不仅限于此。在其他实施范例中，处理器基座132的第二部分电性接点E2亦可仅包括有第一群组电性接点至第四群组电性接点EGPl?EGP4的其中之一组或多组，以对应的实现核心时钟调整比率、快取时钟调整比率、内存时钟调整比率以及时钟基频的其中一个或多个的调整。换言之，只要是主板上的控制芯片可通过处理器基座的电性接点，将控制信号传送至处理器的未定义接脚上，以令处理器可反应于控制信号而调整核心时钟调整比率、快取时钟调整比率、内存时钟调整比率以及时钟基频至少其中之一的主板架构，皆不脱离本实用新型所欲保护的范畴。
[0039]除此之外，在一范例实施例中，控制芯片134还可侦测处理器120的负载信息，并且根据负载信息来提供对应的控制信号CSl?CS4以调整处理器120的工作参数，使得处理器120在重载运作时同样可实现不掉压的特性，从而提高超频稳定性。
[0040]除上述所提及的调整工作参数的控制方式外，主板130更可令供电单元140不受限于默认的供电模式，而采用多种不同的供电模式为处理器120供电，以进一步提升超频稳定性。底下