专利名称：具有改良精确度的多输出电流镜像器的制作方法
技术领域：
本发明主要涉及电流镜像器，更具体点说，涉及改良精确度的多输出电流镜像器。
背景技术：
电流镜像器是许多电路的基本构件模块，它使得一个元件中流过的电流能在另一个元件中被复制。镜像的精确度是由被复制的电流与原始电流或是原始电流一个预定倍数的接近程度确定的。在一个多输出电流镜像器中，提供不止一个原始电流的复制作为输出。
在图1中示出了一个现有技术的多输出电流镜像器的例子，其中镜像器在多级存储器单元的读取中得到了应用。在这个装置中，在一次读操作中，一个电流Icell流过选址单元30。该电流的大小随存储器单元处于(k+1)个状态中的哪一个而定。要确定这个状态，所述电流要在电流镜像器10中被复制k次来产生电流I1，I2，……，Ik。接着一系列晶体管41，42，……49中的一个被放置来接收相应的电流，每个晶体管都由一个相应的参考电流值Iref1，Iref2，……Irefk控制，因此这些晶体管充当一系列基准电路来检测Icell相对于Irefs的值。这使得k个电流Ii能被与k个参考电流值比较，比较结果由k个检测放大器SAi确定。图1中的电路改编自美国专利号5172338，该电路在这里的引用中特意被组合进来，而在原文中更详细的描述了该电路和它的许多变形。这些外围部分的详细细节在这里并不特别重要，除非要为多输出电流镜像器10提供关联。电流镜像器10的相关性质是它提供电流I1-Ik的精确值而不降低原始参考电流，即这里的Icell。
电流镜像器10是一个1对k的装置，其中第一个晶体管20在第一个支路上，而一组k个第二晶体管20、21……29在第二支路的各个分支上。当一个电流Icell流入第一条支路，第二支路各个分支上的第二晶体管像一个电流源一样工作并在其所在的支路上提供一个复制电流。复制电流与原始电流的比例定标根据第二晶体管21、22……29与第一晶体管21的相对大小来确定。在图1中，电流镜像器10中所有的晶体管都标示为具有相同的大小，用符号“X”表示。这样就产生了一个1对k的电流镜像器，其中第一个电流被复制到第二支路所有的分支中，并在理想情况下有Icell＝I1＝I2＝……＝Ik且Icell不会被削弱。一组更为全面的电流比例通常可以通过改变支路的宽长比例的方法设置，这在前一段所引用的专利文件中有更为详细的描述。
实际上，由于多种原因，结果比理想的要差。前面的讨论假设所有的晶体管能被制造成想要的尺寸并且不受加工偏差的影响。它还假设所有晶体管都理想地工作，或至少是起相同的作用，而不受温度梯度和电路表面上其它变化的影响，这些变化通常使得不同物理位置上的晶体管的工作特性有所不同。此外，上述讨论还假设与加到被镜像晶体管20的控制栅极上的电压一样的电压也同样加到各个镜像晶体管21、22……29的控制栅极上，并且电压在比如说第一分支晶体管21和第k分支晶体管29之间没有任何损耗。随着集成电路发展的进步，例如更小的尺寸和更低的工作电压这样的设计要求，使得这些问题更显严重。
由于一个晶体管的响应依赖于它的宽长比例，提高精确度的一种方法是增加一个或两个维度上的尺寸，这样在任何一个维度上尺寸偏差的相对效果就被减小了。相反地，当器件尺寸减小时，这些相对尺寸偏差会引起更大的器件与器件之间特性的偏差。举例来说，在图1的应用中，通常晶体管尺寸是由存储器单元的间距决定的。这有效地把镜像晶体管的宽度限制为要一起检测的晶体管组的宽度。在这样一个方案中，可以通过增加片间尺寸增加镜像晶体管的宽度，但是决定片间尺寸涉及许多因素，而电流镜像晶体管的宽度仅仅是其中一项，而且经常是许多因素中次要的一项。晶体管的长度不这么受限制，但是长度上的任何增加会导致更大的基片尺寸并且还会引起任何依赖于位置的偏差被放大，不论这些偏差是运行上的还是加工上的。
在多输出电流镜像器中，晶体管20-29中的一些与某个给定的晶体管之间的距离必须比其它的晶体管远，因此当支路增加时加工偏差导致镜像精确度降低。这种物理上的分离还会使多输出电流镜像器更容易受到温度梯度和其它电路上工作条件偏差的影响。同样地，一个给定的镜像晶体管与被镜像的晶体管距离越远，它们各自控制门上的电压差别就越大，这种差别是由中间插入的晶体管上的损耗和沿线路的其它损耗造成的。
当器件的工作电压降低，电流大小也相应地降低，因此不同的镜像电流Iis和原始被镜像参考电流之间可以接受的偏差变得更为苛刻。在上例的多级、非易失性存储器中，批量生产高精度存储器芯片的能力关键取决于能判别单元状态的精确电流镜像器。这对模拟电路同样成立，模拟电路中复制电流的相对偏差需要达到最小。因此，本发明的目标是提供一个多输出电流镜像器，该镜像器更为精确并且较为不易受到上述问题的影响。
发明内容
本发明提供一个多输出电流镜像器。一个参考电流在一组支路中被镜像以产生原始电流的复制品，而不会降低原始电流。其中流过原始电流的被镜像的晶体管与在每条支路中提供复制电流的镜像晶体管被细分为许多独立的晶体管。一个相应初始晶体管的有效沟道宽度由组成其子划分的晶体管均分。这些经细分的元件就在物理上被排列成许多部分电流镜像器，它们的输出被合并起来组成完整的电流镜像。通过一个一个部分镜像器地改变它们的物理排列，由位置决定的工作特性和制造过程中的偏差都有所减少，因为一个部分镜像器的偏差补偿了另一个部分镜像器的偏差。
在一种实施方式中，被镜像的元件—产生所述的参考电流，以及k条支路中的镜像元件各自由N个宽度为w的晶体管组成，为各个元件产生一个W＝Nw的有效宽度，从而所有支路的镜像比为1。所有这些N(k+1)个晶体管物理上线性排列为N个部分镜像器，每个镜像器包含(k+1)个晶体管，每个部分镜像器包含一个提供一部分被镜像的电流的晶体管，还包含k条支路中每个支路的一个镜像该电流的晶体管。N个部分镜像器中的每一个都把自己的(k+1)个元件各自安排为不同的排列。
本发明其它的目标、优点以及特性将在下面关于优选实施方式的描述中展现出来，这些描述需要与随带的附图一同使用。
图1示出了一个现有技术的多输出电流镜像器在一个具体应用中的例子。
图2示出了本发明的结构原理图。
图3示出了图2原理图的一个具体实施方式
中的物理配置。
图4示出了图3的一个简化形式来阐明图3中出现的元件排列。
具体实施例方式
在图2中示出了本发明的若干方面。图2是用于表现本发明涉及的一些原理概念的示意图，而非用于描述芯片上多个不同元件的物理排列，这些物理排列在图3和图4中描述。跟图1中一样，图2示出了一个1对k电流镜像器，相应的元件也相似的标注。原始参考电流I0由元件MIR 200流出，并被元件MB1 210至MBk 290镜像来产生相应的电流I1至Ik。然而，与图1相比较，图1中每个单独的晶体管在图2中被细分为若干个独立的晶体管。
图2中的元件200用N个晶体管--MIR0201至MIRN209，替代了图1中的晶体管20，将原始宽度W在它们之间划分开同时保持沟道长度。这些晶体管每个都把漏级连接到各自的栅级上，所有的栅级又由线路260连接起来。这样，MIR0201至MIRN209各自具有W/N的宽度和总电流1/N的电流供应。那么N个晶体管组合的尺度与图1中的晶体管20相同，晶体管20在图1中被标记为“X”，并且这许多子电流在公共漏级线DL0250上被集中起来形成总电流I0。(更一般地，总宽度W可以在MIRi之间不对称地分配，并且它们可以具有不同的长度；但是在本优选实施方式中两者都未实现，而且如果包括这些变化的话会使下面的讨论更加含糊。这一类的变化在工艺上是常见的，并且在上面引用过的美国专利号5172338中有更完全的讨论。同样的，除了有一些特殊说明外，下面讨论的其它晶体管都假设具有共同的通道长度。)类似地，元件MB1 210现在被细分为MB11200至MB1n1219这n1个晶体管，每个晶体管的栅级也被连接到线路260上。它的总宽度W1被这些晶体管均分，因而每个晶体管具有宽度W1/n1。流经各个MB1i的单独子电流在漏级线DL1251上被集中起来产生流出MB1 210的总电流I1。
电流镜像器的其它支路也以同样的方式细分。在各个支路中，一个总的通道宽度Wi在ni个晶体管间分配，因而每个晶体管具有宽度wi＝Wi/ni。从而每个晶体管提供总电流的1/ni，并在漏级线DLi集中起来形成Ii。各个镜像电流I1-Ik彼此之间的相对值以及它们与原始参考电流I0的相对值由各自相应的宽度W1-Wk和W0决定(或者也可以是长度)。例如，如果W1＝2W2(或L1＝1/2 L2)，那么I1＝2I2。这种总宽度上的差异可以通过在MB1和MB2中设置同样数目的晶体管(n1＝n2)，但是MB1中的每个晶体管的宽度是MB2中晶体管宽度的2倍这样的方法来得到。或者，MB1和MB2中的各个晶体管可以具有相同的尺寸(W1/n1＝W2/n2)，但MB1中的晶体管数目是MB2中的2倍，也就是n1是n2的2倍。(当然，在更复杂的方案中相对数量和尺寸都可以被改变。)这样，尽管各个单独的晶体管都具有同样的尺寸，也可以通过改变n1-nk彼此之间相对数量以及与N的相对数量来调整电流比例。
在大多数余下的讨论中，将选择N＝n1＝n2＝……＝nk以及W＝W1＝W2＝……＝Wk，因为这不仅能使讨论更简单而且也是非常有用的实施方式。在这种情况下，电流镜像器100理想情况下将产生比例为I0∶I1∶I2∶……∶Ik＝1∶1∶1∶……∶1的电流。在最后将给出关于更普遍的情况的说明。
带着这些假设回到图2，进一步采用具体的k＝3的例子，这样100是一个1对3的电流镜像器。被镜像元件MIR 200和各个镜像元件MB1 210、MB2 220以及MB3 290都包含N个宽度为W/N的晶体管。同样，图2是电路的一个原理图而非用于表示这些晶体管的实际物理位置。
本发明通过晶体管的物理布局减少了许多与多输出电流镜像器相关的精确度问题。除了物理布局，在晶体管制造过程中加工偏差会导致晶体管并非全都具有理想的、额定的尺寸。它们的实际尺寸应该服从一个分布，并且晶体管的数目越多，该分布的期望值就越接近额定值，因此镜像也就越精确。或者，这也可以被考虑作为一种获取更宽的有效沟道宽度的方法，即使当单个晶体管的实际通道宽度受限时也可以起作用。在背景技术里存储器阵列的例子中，电流镜像器中单个晶体管的宽度w被限制为片间尺寸。组合N个这样的晶体管能够获得n倍于片间尺寸的有效通道宽度，W＝Nw，因此放松了这个宽度对片间尺寸的依赖。
图2中的晶体管被物理安置在集成电路上，来减小加工和工作中的偏差引起的效应，这些偏差与位置相关，并且还随各条支路MBi中的镜像晶体管与MIR 200中的被镜像晶体管的接近程度不同而定。这可以通过交错放置MIR 200、MB1 210、MB2 220和MBk 290中N个晶体管而组成一个子电流镜像器或部分电流镜像器来做到。然后重复这个过程N-1次，但每次以不同的排列顺序进行物理安置。这样，尽管温度梯度，比如说在某一个部分镜像器中对来自MB1的一个晶体管的影响大于对来自MB2的一个晶体管的影响，这在另一个MB1和MB2晶体管位置相反的镜像器中会得到补偿，因此减小了I1和I2的合成偏差。同样地，其它位置相关工作特性的偏差以及加工流程中的偏差，都在元件MIR 200和镜像支路MBi之间被消除了。
结果，晶体管的总数为k(N+1)个。如果所有不同的排列都被采用一次，N＝(k+1)！并且结果是总共需要(k+1)*(k+1)！个晶体管。对于这里使用的k＝3的例子，需要96个晶体管。使得电流镜像器尽可能精确必须与减小电路中元件尺寸和数量的竞争目标相平衡。由于目标是要使各个Ii精确的反映I0，将优先选取那些能尽量减小部分被镜像元件MIRi和给定部分电流镜像器的各个支路中部分元件MB1i-MBki之间平均距离的排列方案。这样，如果晶体管被放置在电路上且它们的沟道被线性放置，MIR 200中的元件MIRi将被放置在中间；就是说，在各个子镜像器中，如果k是偶数它将是居中晶体管，而如果k是奇数，它就是两个居中晶体管中的一个，就像例子中那样。这使得最大排列总数减小了一个因数(k+1)而变成了(k+1)！，同时也相应地减小了所需要的基片面积。
如果被镜像电流中的一些被认为不如其它的关键，排列的总数还能进一步减少。这是一种设计决策，它必须平衡电路尺寸与总体的精度。举例来说，如图1中所示的读取多状态内存单元的应用，电流I1的精确度可能比I2或I3的精确度来的重要。在这样一种情况下，一些不重视I1的排列方案可以被省略来减少内存芯片上外围元件的数量，并且使用了少于最大数量的部分电流镜像器。
图3示出了一个电流镜像器的物理排列方案，该排列方案使用了上述的少于最大数量的排列。MIR 200以及三条支路MB1 210，MB2200和MB3 290上各自的5个晶体管被线性放置为每组4个晶体管的5组，每组中包括一个晶体管MIRi，它在居中位置提供参考电流I0的一部分，而来自各个镜像支路的各一个晶体管完整了这个组。图4是图3的一个简化版本，用来表明不含细节的排列方案。注意第六种可能的排列(1-3-0-2，自上而下读)并不存在，因为该种排列虽能使得MIR 200中的晶体管保持在原来的位置上，但去掉该种排列能降低I2，I3相对于I1的重要性。
图3中的20个晶体管被线性排列成5个部分电流镜像器M’1-M’5301-305，各自包含4个晶体管。每个晶体管的扩散区域用虚线矩形框表示。在这之上放置了控制栅，用水平的实心条表示，在它的下面形成了沟道。这些区域在最底下的晶体管MB11211上被标注出来，控制栅G353在源级S355和漏级351之间定义出了沟道。这些区域在其它器件上都是相同的，但是为了简化图像未被标注。通常，在任意的或所有的器件上，哪些是源级和漏级可以被倒置，因为这些都是由它们之间的连接确定的。沟道长度用L表示，而单个晶体管的宽度由w＝W/5表示，使得MIR 200和各个支路MBi的总有效通道宽度为W。
考虑部分镜像器M’1301，它由(自上而下)MB31231，MB21221，MIR1201和MB11211组成。由于MIR1201是居中放置的，从MB21221和MB11211到它是等距离的。如果在图3的底部到顶部之间有一个温度梯度，MB21221和MB11211将彼此不同地工作，也与MIR1201不同地工作。这种效应在紧接于上面的镜像器M’2302中就被倒转过来，其中来自MB1和MB2的相应元件的位置被倒转了。这样，当不同的子电流被叠加在一起时，由于温度梯度引起的I1和I2之间的差异就被减小了。同样的，与位置相关的工作条件或加工条件中的其它偏差也被改善了。组成I3的子电流精度上的类似偏差在其它排列M’3-M’5303-305中被削弱了。图4给出了这些排列的一个简图表示，而不含有图3中的细节，图4中“0”表示MIR的子元件而“i”表示MBi的子元件。同样，在这个实施方式中要注意，第六种可能的排列M’6被省略来展现一种少于最大数量排列的实施方式，在本例中该实施方式以I2和I3的较低精确度为代价节省了空间。
接着组成各个部分镜像器的部分电流或子电流被垂直走向的漏级线DL0-DL3250-253收集起来。与相应漏级的连接用圆点表示。用于参考电流的漏级线DL0250还有第二个圆点用于表示MIR1-MIR5201-205的栅级连接到它们各自的漏级。为了简化图3，两个额外的连接被取消了所有的栅级都被连接到一起，如同图2中由导线260表示的那样，这点可以通过放置另一根与DLi平行的导线做到，该导线与每个栅级都有连接，同时所有的源级都需要被连接到一个电压上，在图2中表示为Vcc，这也可以相同的方法实现。
更一般地，图2中的部分电流镜像器可以以与图3中所示不同的排列安置。举例来说，单个的电流镜像器仍然可以包括一组线性排列的晶体管，但是不同的子电流可能不都是共线的。一般中心排列的各种使用所述子镜像器的推广都是有可能实现的，尽管在实际当中片间尺寸可能会限制可行方案的数量。
各个电流的比例可以不同于I0∶I1∶I2∶……∶Ik＝1∶1∶1∶……∶1。这可以通过改变镜像器中晶体管相对尺寸的标准方法实现，因而宽长比例不再是相等的。或者，或另外，也可以通过改变各个元件MIR或MBi被细分为的子元件的相对数量来实现。举例来说，当所有的晶体管被制造成具有相同的尺寸，电流之间的比例就由组成给定元件的子元件数量的比例决定。这样如果MIR 200和MB1 210各自包含6个子元件并且各个子元件被包含入6个部分电流镜像器，而同时MB2 200仅包含3个子元件并仅存在于3个部分镜像器中，电流比例就被定为I0∶I1∶I2∶……＝2∶2∶1∶……，以此类推。这样，并非每个部分镜像器都需要包含对应于总电流镜像器每条支路的子元件，只要它包括各个MIRi中的至少一个就行。同样的，各个部分镜像器可能包含被镜像元件或支路元件MBi的多于一个的子元件。接着电流比例就由在漏级线DL0-DLk250-259上叠加起来形成I0-Ik的元件总数比例来确定。
图3中电路的一个应用是提供一个可加入到如图1所示的非易失性存储器单元中的更精确的电流镜像器。这个存储器可能是美国专利号5172338中描述的某种多级EEPROM或Flash存储装置，该专利在上面的背景介绍部分被通过引用包含进来；该存储器也可能是如待决的美国专利申请号09/505555中描述的装置，该专利申请在2000年2月17日提交，作者为Kevin M.Conley，John S.Mangan和JefferyG.Craig，标题为“Flash EEPROM System with SimultaneousMultiple Data Sector Programming and Storage of Physical BlockCharacteristics in Other Designated Blocks(能同时进行多数据区段编程和在其它指定块存储物理块特性的Flash EEPROM系统)”，该专利在此特地通过引用被包括进来。
镜像器的晶体管可以与存储器单元一同制成。它们的扩散区域可以与存储器晶体管中适当的扩散区域同时形成。比如说镜像器晶体管的控制栅可以作为第三聚合物层的一部分来生成，该层是用于存储器单元中的控制栅的；而漏级线可以与第二金属层一同生成。对应于一个读取装置中单元的数量，所述多级存储器单元被分为检测组。这些检测组每个可以含有比如说16个单元，而它们的实际尺寸是一个设计决策的问题，该决策代表了在一次读取或者校验操作中读取更多的复杂性和读取较少的缓慢性之间的一个折衷。选定的检测组尺寸决定的片间尺寸接着就确定了允许镜像晶体管能被装入其中的宽度w。如果使用N个晶体管，就确定了W＝Nw的有效晶体管宽度，在本范例实施方式中是5w；同时也削弱了上述的任何位置相关的偏差。
实现和使用方法上的许多细节在本发明中仅仅是说明性的。可以理解，这种细节中的许多变化也是属于本发明范围内的，这些变化仅受附加的权利要求限制。
权利要求
1.集成电路中的一种多输出电流镜像器，它包括第一组N个晶体管，其中N大于2，所述第一组晶体管中各个晶体管的漏级被连接到各自的栅级，并且所述第一组中所有N个晶体管的漏极被连接在一起来提供一个参考电流；以及多个第二晶体管组，每组N个晶体管，其中所述多个第二晶体管组中的某个指定组中所有晶体管的漏级都被连接到一起来提供相应的多个电流，其中所有所述晶体管的栅级都被连接到一起，并且所有所述晶体管的源级都处于相同的电压电位上，其中所述晶体管在物理上被作为N个部分电流镜像器安置在集成电路中，各个部分电流镜像器包括一个来自于所述第一组的晶体管以及一个来自于所述多个第二组中每一组的晶体管，其中各个所述的部分电流镜像器中的晶体管都以线性方式排列，并且其中各个所述的部分电流镜像器中线性排列的晶体管都以不同的排列来排序。
2.根据权利要求1所述的多输出电流镜像器，在各个所述的部分电流镜像器中，来自于所述第一组的晶体管被居中放置。
3.根据权利要求1所述的多输出电流镜像器，其中所述的部分电流镜像器被安置为所述的线性排列是共线的形式。
4.根据权利要求1所述的多输出电流镜像器，其中某个指定组内所有的晶体管都被制造成具有宽长比例。
5.根据权利要求4所述的多输出电流镜像器，其中所述多个第二晶体管组的数量是3。
6.根据权利要求5所述的多输出电流镜像器，其中N是5。
7.根据权利要求4所述的多输出电流镜像器，其中所述的集成电路是非易失性存储器电路。
8.根据权利要求7所述的多输出电流镜像器，其中所述的非易失性存储器电路包括一组Flash EEPROM单元。
9.根据权利要求8所述的多输出电流镜像器，其中所述的FlashEEPROM单元是多级存储器单元。
10.根据权利要求8所述的多输出电流镜像器，其中所述的晶体管具有的沟道宽度对应于所述Flash EEPROM单元组组成的检测组的片间尺寸。
11.一种在一个集成电路中形成一个多输出电流镜像器的方法，其中所述的电流镜像器包括一个被镜像的元件来提供一个参考电流，还包括多个镜像支路，这些支路各自提供一个相应的镜像电流，该方法包括进一步划分所述的被镜像元件为N个部分被镜像元件，其中N是一个大于2的整数；进一步划分所述的多个镜像支路中的每一个支路为多个部分支路元件；形成M个部分电流镜像器，其中M不大于N，并且各个所述的部分电流镜像器包括至少一个所述的部分被镜像元件和至少一个所述的部分支路元件；以及在集成电路上以某种物理排列来安置各个所述的部分电流镜像器中的元件，以使得各个所述的物理排列都不相同。
12.根据权利要求11所述的方法，其中各个所述的物理排列都是线性排列，并且各个所述的部分电流镜像器的线性排列中的元件都以不同的排列来排序。
13.根据权利要求12所述的方法，其中所述的部分电流镜像器被安置为所述的线性排列是共线的形式。
14.根据权利要求13所述的方法，其中M等于N，并且在各个所述的部分电流镜像器中，所述的部分被镜像元件被居中放置。
15.根据权利要求14所述的方法，其中所述的多个镜像支路各自包含的部分支路元件数量为N。
16.根据权利要求15所述的方法，其中所述的多个镜像支路的数目为3。
17.根据权利要求16所述的方法，其中N为5。
18.根据权利要求14所述的方法，其中所述的集成电路是一个非易失性存储器电路。
19.根据权利要求18所述的方法，其中所述的非易失性存储器电路包括一组Flash EEPROM单元。
20.根据权利要求19所述的方法，其中所述的Flash EEPROM单元是多级存储器单元。
全文摘要
本文描述了一个改良精确度的多输出电流镜像器，该镜像器适用于多级存储器或模拟用途。一个参考电流在一组支路中被镜像来产生原始电流的复制品，而不会降低原始电流。其中流过原始电流的被镜像的晶体管与在每条支路中提供复制电流的镜像晶体管被细分为许多独立的晶体管。一个相应初始晶体管的有效通道宽度由组成其子划分的晶体管均分。这些经细分的元件就在物理上被排列成许多部分电流镜像器，它们的输出被合并起来组成完整的电流镜像。通过从一个部分镜像器到下一个地改变它们的物理排列，由位置决定的工作特性和制造过程中的偏差都有所减少，因为一个部分镜像器的偏差补偿了另一个部分镜像器的偏差。在示范的实施方式中，被镜像的元件—产生所述的参考电流，以及k条支路中的镜像元件各自由N个宽度为w的晶体管组成，为各个元件产生一个W＝Nw的有效宽度，从而所有支路的镜像比为1。所有这些N(k+1)个晶体管物理上线性排列为N个部分镜像器，每个镜像器包含(k+1)个晶体管，每个部分镜像器包含一个晶体管提供一部分被镜像的电流同时k条支路中各有一个晶体管镜像器。N个部分镜像器中的(k+1)个元件各自安排为不同的排列。N5，k3的情况有较详细的描述。
文档编号G11C7/02GK1436351SQ01810889
公开日2003年8月13日 申请日期2001年6月8日 优先权日2000年6月9日
发明者汉德克尔·N·夸德, 沙龙·Y·胡茵 申请人:三因迪斯克公司