专利名称：具有多用途插脚引线的eeprom存储芯片的制作方法
技术领域：
本发明主要涉及存储芯片，更具体点说，涉及可进行电擦除和编程的只读存储器(EEPROM)和Flash EEPROM芯片的外部连接。
背景技术：
一个非易失性存储器系统，比如一个Flash EEPROM，包括许多存储芯片。各个芯片包括一组存储单元以及相关的外围电路，它们通过一组插脚引线在外部连接起来。指令、地址和数据信息通过这些引脚进行传递。此外，在EEPROM和Flash存储器中，通常还有一组管脚用于连接芯片外的电荷存储器。
对EEPROM单元进行编程和擦除所需要的电压通常比读取存储器所需要的普通工作电压要高。为了产生更高的电压Vpp，使用了一个高电压发生电路。这个高电压发生电路是一个DC(直流)到DC的电压变换器，该变换器通常包括某种形式的连接到一组电容上的电荷泵(charge pump)，其中，上述电容上的电压从标准逻辑电平Vdd开始一级一级增加直至达到电压Vpp为止。在存储器系统中，单个芯片上的电荷泵经常被用来向系统中其它的一些或所有芯片供电。这样，上述电容不仅必须提供电压Vpp，大多数情况下还要一同提供一个足够大的编程电流。尽管大多数高电压发生电路通常是被放置在存储芯片上的，但是相对较大的电荷存储装置就不是，因为这些电容不容易被实现为存储芯片的一部分。结果，芯片上的许多管脚就必须被用于连接芯片外的电荷存储器和在芯片上的电力发生电路的其余部分。正如美国专利号5508971中描述的那样，该专利被冠名为“Programmable Power Generation Circuit for Flash EEPROMMemory Systems(用于Flash EEPROM存储系统的可编程电力生成电路)”，该专利在这里通过这个引用被包括进来。
通常要把多个芯片集成到单个的存储器系统中，这一点在美国专利号5430859中有所说明，该专利被冠名为“Solid State MemorySystem Including Plural Memory Chips and a serialized Bus(包括多个存储芯片和一个串行化总线的固态存储器系统)”，该专利被授权给Norman等人，并且通过这里的引用被包括进来。当数据被发送给所述的系统时，同时也需要地址来指定系统中的某个芯片以及在被选址芯片中的具体位置。例如，如果数据以串行信号输入，第一个周期会以一个芯片地址来指示芯片该数据应传送到哪个芯片，而在后面的周期中会有组地址跟随。接着芯片就把这个芯片地址与它自己的位置依次比较，来确定它是不是被选址的芯片。然而，这样做需要芯片知道它自己在装置中的地址。由于单个的芯片可能都是相同的，因此通常使用一组设备选择管脚，通过芯片是如何连接到系统上的来指定上述地址。有一组引脚，通过引脚到器件的连接来告知一个单个的芯片它在系统中的地址。
随着对非易失性存储器更大存储量和更快速度的需求的增长，对芯片管脚数量的需求也在增长。增加一个存储系统中每个存储模块上的存储芯片数量意味着一个芯片需要更多的设备选择管脚例如，在16芯片存储模块中4个芯片选择管脚就能唯一确定一个具体的芯片，而64芯片存储模块就需要6个这样的管脚。为了更快速的传输数据，要以更大的单位传送数据。尽管数据可能是串行输入的，但这可能并不是以比特宽度串行的例如，数据可能被以数个字节组成的字节片形式一次编程和读入存储单元，来更快的把这个数据送入或送出存储单元组。要把这个字节片的数据送入或送出芯片，它可以被串行地传送，但是，假定以字节宽度串行传送就需要8个管脚用于串行输入或输出。这些类型的改进在待决的美国专利申请09/505555中有更详细的描述，该专利于2000年2月17日存档，由Kevin M.Conley，JohnS.Mangan和Jeffery G.Craig提出，并被冠名为“Flash EEPROMSystem with Simultaneous Multiple Data Sector Programming andStorage of Physical Block Characteristics in Other Designated Blocks(能同时进行多数据区编程和在其它指定块中存储物理块特性的Flash EEPROM系统)”，该专利在此通过引用被包括进来。
当数据传输和芯片辨识同时需要更多的管脚时，有许多理由能说明为什么在一个芯片上有较少的管脚更为可取。一是一个芯片周边可利用空间的问题。存储装置上管脚较少就能使得整个装置比较小，并且最终降低装置的成本。此外，管脚数量、排布和尺寸常常是被标准化为一个比如说28管脚的封装，因此要随着每次芯片技术中的递增变化改变这一点往往是不实际的。同样，较少的管脚导致更低的成本和更高的系统可靠性，这是一条普遍规律。
发明内容
本发明通过在芯片的高电压发生器电路和片选电路之间复用一组管脚的方法，减少了对EEPROM存储芯片或flash EEPROM芯片的管脚数量的需求。当芯片接受到一个使能信号，所述的一组管脚被连接到芯片的电荷泵电路上，使它能够通过这些管脚被连接到外部的一组电容上。当使能信号被取消时，该组管脚就被连接到片选电路上。当所述芯片是一组芯片的一部分时，所述的这组管脚就可以被用于指定一个芯片地址来确定该芯片在芯片组中的位置。
当许多芯片被放置在一个芯片组中，一个(或多个)芯片向芯片组中的其它芯片提供擦除和编程工作所需要的高电压和电流。为了能够做到这一点，该芯片被使能并且通过上述的一组管脚连接到外部电容上。其它芯片未被使能并且使用上述的一组管脚来确定它们的组地址。由于被使能的那个芯片(或多个芯片)不能以这种方式指定地址，所以该芯片被放置在芯片组内一个预先指定的位置，并且在响应使能信号时这个预先指定的地址被提供给片选电路。
本发明其它的目标、优点以及特性将在下面关于优选实施方式的描述中展现出来，这些描述需要与随带的附图一同使用。
图1示出了一个具体实现了本发明的存储芯片。
图2示出了一个存储模块，该模块由图1所示的芯片组成。
具体实施例方式
图1是一个典型的包含了本发明许多方面特征的实施方式。它是一个非易失性存储芯片100的局部框图，该芯片被运用于待决的美国专利申请所描述的系统中，该专利申请被冠名为“Flash EEPROMSystem with Simultaneous Multiple Data Sector Programming andStorage of Physical Block Characteristics in Other Designated Blocks(能同时进行多数据区编程和在其它指定块中存储物理块特性的Flash EEPROM系统)”，并已在上面的引用中被包括进来了。该芯片包括一个高电压发生器110，一个多路复用电路/输入缓冲器MUX130，以及一个包括了一个芯片地址解码器121和一个比较模块123的设备选择电路120。其他外围元件和实际的存储单元组都被去掉了以便简化讨论。同样，只有对应于下面将要讨论的管脚的那些输入才被明确地标示出来，而其它的输入(比如时钟信号，标准逻辑电平电压，等等)都被省略了来使说明更加简明。
高电压发生器110是一个DC-DC的转换器，用来由标准逻辑电平电压Vdd产生对EEPROM单元进行编程和擦除所需要的高电压Vpp。(用于标准逻辑电平电压Vdd和接地的连线没有被表示出来。)该高电压发生器是基于一个电荷泵的，但是实际的电荷存储器是安置在芯片外的，这是由于需要用来提供编程电压和电流的大电容不易被结合到集成电路中。该连接是通过CAP/设备选择133来实现的。图中示出了4根这样的管脚，而实际的管脚数是一个设计选择的问题。当电荷泵被管脚131上的信号PUMPENB使能后，它就能够响应管脚155上提供的控制信号Vppe来向芯片100提供高电压Vpp。当多个芯片被组合为单个的模块，就像下面在图2中将要讨论的，其中芯片100就被放置在这样的设备环境中，通常使用一个芯片来向其它的芯片提供电压Vpp。从而，该芯片需要提供足以用于对模块中所有芯片进行编程的电压和电流。为了这个目的，要在管脚151上向芯片外提供电压Vpp。如果芯片100需要从外面接收Vpp的话，Vpp将从管脚153进入芯片尽管管脚151和153是被示为分开的，但是在其他的一些实施方式中，这两个管脚可能合并为一个单独的管脚，这是由于芯片100到底是用于产生Vpp还是接收Vpp可以由PUMPENB 131来确定。关于芯片这些部分的工作情况在美国专利号5508971中有更充分的展开，该专利已通过上述的引用包括进来了。
数据通过串行总线140传送给芯片。这里串行并不是代表比特宽度的串行，而是表示多比特宽度的、但又比编程和读取中的“字节片”总宽度小的串行。例如，所述芯片可能使用这样一种体系结构，该结构能进行64单元的块编程，但是这个数据将被一次一个字节地串行送入芯片然后被编译为一个块。当芯片100是如图2中所示的模块的一部分时，在较早的周期上还有芯片地址数据先于实际的串行数据送入。为了确定传送进来的数据是打算送入芯片100还是模块中的其它芯片，串行总线140被连接到设备选择电路120上，在该电路中，片地址数据与芯片实际地址在模块123中进行比较来寻找匹配。
芯片地址由同样是芯片选择电路120一部分的芯片地址解码器121提供给比较器123。芯片地址解码器121被连接到设备选择管脚125和CAP/设备选择管脚133上。当芯片被安置在一个多芯片模块中时，通过有选择性地对这些管脚加上一个模式电压，即对一些管脚加上逻辑低电平而其它管脚加上逻辑高电平，就能确定一个芯片在模块中的位置。接着芯片地址解码器121用这些管脚上的值来提供给比较器123。对于图1所示的典型实施方式，设备选择是通过分为两组的6个管脚的组合来实现的。第一组，CAP/设备选择133确定了芯片在16个子模块的哪一个子模块中；而第二组，设备选择125则识别确定出子模块4个存储装置中的一个。设备选择所需要的管脚数量以及它们是否被拆分为子模块，这些都是设计上的选择。芯片在存储系统中的安排以及数据的串行传输在美国专利号5430859中有更充分的讨论，该专利已经通过上述的引用被包括进来。
在上面的讨论中。CAP/设备选择管脚组133提供两种功能，就是把高电压发生器110连接到电荷存储器以及把芯片地址解码器121连接到一个设备选择电压模式。由于这些管脚一次只能完成这些功能中的一项，CAP/设备选择133通过一个多路复接器/输入缓冲器MUX 130同时连接到高电压发生器110和芯片地址解码器121上。当电荷泵使能信号PUMPENB 131时，那么芯片100上的电荷泵不会被用来产生Vpp，则高电压发生器110也无需到外部电容的接线，这样，任何电容管脚都是多余的。通过把PUMPENB 131同时接到MUX 130上，就可以在PUMPENB 131被取消时把CAP/设备选择管脚133连接到芯片地址解码器，这样它们就能被用来进行芯片选择。当PUMPENB131被声明时，MUX 130则将高电压发生器110连接到CAP/设备选择133管脚，使高电压发生器能够连接到外部电容上从而可以响应控制信号Vppe 155来产生Vpp；然而这将给芯片地址解码器121留下一个关于模块中芯片100的地址的不确定值。因此，PUMPENB 131还同时被提供给设备选择电路120，以便在该使能信号被声明时指定一组预定的值，比如全逻辑低电平或全逻辑高电平。或者，MUX 130自己能够向芯片地址解码器121的那些输入端提供这组预定值，而不需要PUMPENB 131到芯片地址解码器121和/或比较器123的额外连接。为了避免芯片选址的不确定性，一个被已声明的PUMPENB 131使能的芯片在存储模块中应被置于一个特定的位置，就如图2所示的那样。
尽管图1显示有4个管脚用于高电压发生器上而有6个用于芯片地址解码器(其中有4个是与高电压发生器共用的)，这仅仅是一种例示性实施方式。根据芯片需求，高电压发生器可能还有额外的非共用的管脚，而同时可能所有的设备选择管脚都是共用的更一般地讲，达到电容管脚数量和设备选择管脚数量中较小的那个的任何数量的管脚，都能照此种方式共享。在该例示性实施方式中，以一个用于PUMPENB的管脚为代价照此方式节省了4个管脚例如，如果图1中的芯片是28管脚的封装，它的功能等价于一个31管脚的芯片。
图2在一个存储模块200的设备环境中安置了许多芯片，该存储模块可能是一个系统中许多这样的模块中的一个。在该特定的实施方式中，所述模块被拆分为子模块，其中存储子模块#0 210和#1 220表示的较为详细，而其它的子模块则基本上被省略为空白的逻辑框。其它的这些子模块除了CAP/设备选择133管脚到衬垫(pad)213的连接外，每个都与子模块#1 220相同。图2改编自美国专利号5430859，该专利已经通过上述的引用被包括进来，而且该专利中描述了许多其它同样可以应用本发明的实施方式，例如，当整个模块并未被拆分为子模块时。
首先考虑存储子模块#1 220，它包括4个如图1中所描述的芯片100。各个芯片100的设备选择管脚125连接到子模块上的一个衬垫211上，并且被有选择地连接到逻辑低电平或高电平来指示芯片在模块中的位置。这些电平通过一个“x”记号或留空来表示，更具体点说，这些记号可以被认为分别代表一个逻辑高电平(Vdd)和接地，尽管其它的一些方式也同样有效。由于图1中的实施方式被认为具有2个这样的管脚，这些管脚可以唯一确定一个子模块中的4个芯片。存储装置#1.1-1.3的PUMPENB都是未声明的，通过把131连接到一个置于高电平的衬垫来表示这一点，从而CAD/设备选择133管脚被连接到芯片地址解码器121上。这四个管脚通过连接到衬垫213来辨别子模块。相应地，每个子模块在它对应的衬垫上都具有一个不同的电平模式。在图1中使用4个CAP/设备选择管脚使得系统能够容纳16个子模块。因此，在这个实施方式中，能够通过模块号0-15和某给定模块上的装置号0-3对总共64个独立的芯片100进行唯一的编址。
设备总线201包含了模块外的到存储装置#0.0-15.3的各种接线。该总线包括了图1中的串行总线140和Vppe 150以及其它在图1中省略了的接线。把芯片连接到标准逻辑电平，即电压Vdd和接地电压，的管脚也没有被表示出来。于是一个芯片就利用衬垫211和213上的连线来确定它的位置，以及如上面所述的确定某个特定的串行输入是否寻址到它。
存储模块#0被不一样地连接起来。在图2的布置中，用一个芯片来为整个模块提供电压Vpp，在这里该芯片是#0.0。因此，Vpp被从管脚151上提供到一条线路203上，而线路203连接到其他存储装置的管脚153上。由于存储装置#0.0还同时向其它子模块中的所有芯片#i.0-i.3提供电压Vpp，因而其它子模块上的装置也将接收Vpp并且像#0.1-0.3那样连接到线路203上，而不是像#0.0那样。子模块#0上所有装置的131和133管脚的连接都彼此相同，但不同于子模块#1-#15。对于子模块#0，PUMPENB 131是被声明了的，这里用接地来表示，不像对于子模块#1那样是未声明的。图2中的实施方式通过把各个芯片连接到下面的底板上来设定PUMPENB 131值来实现这一点，如图中所示，对于存储子模块#0是接地的而对其它子模块则是“x”记号。由于只有存储装置#0.0提供电压Vpp，因此子模块#0中的其它芯片可以像子模块#1-#15中的芯片一样连接，其中PUMPENB被取消并且CAP/设备选择管脚133被连接到一个衬垫213上。这种选择需要变动子模块内部的接线，因此并未在图2中使用。尽管存储装置#0.1-#0.3的管脚131都接地并且这些存储装置都被连接到电荷存储装置230上，但是它们并不产生电压Vpp，这是因为只有存储装置#0.0会收到一个使能控制信号Vppe 155，该使能信号现在作为图2中设备总线201的一部分来提供。
由于存储装置#0.0-#0.3的PUMPENB 131是被声明的，因此它们的CAP/设备选择管脚133不能被用来确定它们所属的子模块；然而正如在说明图1时所描述的那样，通过把上述装置放入一个特定的模块中-这里是#0，就能响应PUMPENB 131的声明，通过MUX 130向芯片地址解码器121提供正确的值，从而消除了不确定性。接着CAP/设备选择管脚133就可用来连接电荷存储装置230，这里电荷存储装置用一组电容示意性地表示。为了方便，在图2中示出了子模块#0上电荷存储器的位置。更一般地，电荷存储器并不需要放在某个特定子模块210的底板上，而可以放在基础模块200的底板上。关于电力发生电路所需元件放置的变化问题，在美国专利号5508971中有更充分的讨论，该专利已经通过前面的引用被包括进来。
一组管脚既能被用作电容管脚又能被用作设备选择管脚这样的能力使得图2可以有一些其他的变化。例如，由于在本实施方式中，对PUMPENB 131的声明可以确定一个芯片100是子模块#0的一部分，因此对存储装置#0.1-#0.3中的每一个都可以声明Vppe而不会引起寻址混乱，因而它们都可以被用来产生电压Vpp。作为选择的，如果用于确定一个子模块中各个芯片的管脚替代了用于确定各个子模块的管脚来与电容管脚复用，那么每个子模块上都有一个特定的芯片可以专用于提供电压Vpp。当然，如果所有的设备选择管脚都与电容管脚复用，那么整个模块中仅有一个芯片能被专门用来以这种方式产生电压Vpp。
实现和使用方法上的许多细节在本发明中仅仅是说明性的。可以理解，这种细节中的许多变化也是属于本发明范围内的，这些变化仅受附加的权利要求限制。
权利要求
1.一种具有多个插脚引线的存储芯片，包括一个具有至少N个输入端的电荷泵，其中N是一个正整数；一个具有至少N个输入端的设备选择电路；以及一个多路复接器，连接到一个第一管脚、N个第二管脚、所述的电荷泵的N个输入端以及所述的设备选择电路的N个输入端，其中所述的多路复接器响应所述第一管脚上的第一信号电平把所述N个第二管脚连接到设备选择电路的N个输入端上，并且所述的多路复接器响应第一管脚上的第二信号电平把所述N个第二管脚连接到所述电荷泵的N个输入端上。
2.根据权利要求1所述的存储芯片，其中所述的第一管脚另外还被连接到所述的设备选择电路上，其中所述的设备选择电路响应于第一管脚上的第二信号电平而被设置为一个预定的值。
3.根据权利要求2所述的存储芯片，其中所述的设备选择电路具有多于N个的输入端，并且未连接到所述多路复接器的那些输入端被连接到除了所述的第一和第二管脚以外的其他管脚上。
4.根据权利要求2所述的存储芯片，其中所述的第一管脚另外还被连接到所述的电荷泵上，其中电荷泵响应第一管脚上的所述第二信号电平而被使能。
5.根据权利要求4所述的存储芯片，当所述的电荷泵被使能时，它能响应一个控制信号来向除第一和第二管脚以外的另一个管脚提供高电压。
6.根据权利要求2所述的存储芯片，当第一管脚在所述的第一信号电平上时，所述的存储芯片能够从所述第一和第二管脚之外的另一个管脚上接收一个高电压。
7.根据权利要求2所述的存储芯片，其中所述的存储芯片是一个flash EEPROM芯片。
8.根据权利要求2所述的存储芯片，其中所述的存储芯片具有28个管脚。
9.一种EEPROM存储器，包括一个电荷存储器部分；多个EEPROM芯片，这些芯片各自包含一个高电压发生器，该发生器能够在使能信号被声明时由一个输入电压产生一个足以用来对多个EEPROM芯片进行编程的输出电压和电流；一根输出电压线；各个所述的EEPROM芯片上的一组设备管脚，包括用于接收所述使能信号的第一管脚；一个或多个第二管脚，这些管脚在使能信号被声明时连接到所述的高电压发生器上，而在使能信号被取消时用作设备选择管脚；以及一个或多个第三管脚用于连接到所述的输出电压线；一个或多个底板，每个底板包含多个底座，各个所述的底座用于容纳所述的多个EEPROM芯片中的一个；以及每个所述底座上的一组衬垫，用来连接到安装在所述底座上芯片的那组设备管脚，各个所述的衬垫包括一个第一衬垫用来连接到所述的第一管脚以提供所述的使能信号，其中至少一个预定底座上的第一衬垫向底座上所安装的EEPROM芯片声明所述的使能信号，而安装了其它EEPROM芯片的多个第一衬垫取消所述的使能信号；一个第二衬垫用来连接到所述的多个第二管脚，其中所述至少一个预定底座上所安装的每一个所述EEPROM芯片的多个第二管脚被连接到所述的电荷存储器部分，而安装了其它EEPROM芯片的第二衬垫具有预定的接地衬垫配置来定义一个底座地址，从而也为每个所述的其它EEPROM芯片确定了一个唯一的芯片地址；一个第三衬垫用来把所述的输出电压线连接到所述的多个第三管脚上，其中安装在所述至少一个预定底座上的一个或多个所述EEPROM芯片被安装以提供所述的输出电压和电流，而其它EEPROM芯片则被安装来接收所述的输出电压和电流。
10.根据权利要求9所述的EEPROM存储器，其中所述的电荷存储器部分包括多个电容。
11.根据权利要求9所述的EEPROM存储器，还包括一条设备总线，该总线被连接到每一个所述的EEPROM芯片以便向所述的多个EEPROM芯片提供串行的芯片地址和数据/存储器地址信息。
12.根据权利要求11所述的EEPROM存储器，其中在所述至少一个预定底座上的一个或多个所述的EEPROM芯片响应一个控制信号来向所述的输出电压线提供所述的输出电压和电流。
13.根据权利要求11所述的EEPROM存储器，其中所述的串行芯片地址和数据/存储器地址信息是多比特宽度的。
14.根据权利要求13所述的EEPROM存储器，其中所述的数据/存储器地址信息包含组地址信息。
15.根据权利要求13所述的EEPROM存储器，其中所述的多个EEPROM芯片被排列为子模块，并且所述的预定的接地衬垫配置为每个所述的其它EEPROM芯片确定了一个唯一的子模块地址。
16.根据权利要求15所述的EEPROM存储器，其中所述的芯片地址信息包含子模块地址信息。
17.根据权利要求9所述的EEPROM存储器，其中所述的EEPROM芯片是flash EEPROM芯片。
18.一种用于一个EEPROM芯片组中的EEPROM芯片，包括多个管脚，其中包括一个第一管脚用于接收一个输入电压，以及一个第二管脚用于接收一个使能信号，其中所述芯片组中EEPROM芯片的位置是通过把所述管脚按某一模式接地来确定；以及一个高电压发生电路，当该电路通过第一数量的所述管脚连接到一个外部电荷存储器部分时，它就能响应所述的使能信号由所述的输入电压产生一个足以对所述的EEPROM芯片进行编程的输出电压和电流，并且，用来连接所述的高电压发生器到所述的电荷存储器部分的管脚和用来确定所述EEPROM芯片在所述芯片组中位置的管脚的总数量不足以同时提供用来连接所述的电荷存储器部分的所述第一数量的管脚并唯一地确定所述EEPROM芯片在芯片组中的位置。
19.根据权利要求18所述的EEPROM芯片，其中所述EEPROM芯片响应一个控制信号来产生所述的输出电压和电流。
20.根据权利要求19所述的EEPROM芯片，其中所述的EEPROM芯片响应所述的控制信号，另外还向一个管脚提供所述的输出电压和电流。
21.根据权利要求20所述的EEPROM芯片，其中所述多个管脚的数量是28个。
22.根据权利要求21所述的EEPROM芯片，其中所述的第一数量是4，而足以用来唯一确定所述EEPROM芯片在芯片组中位置的管脚数量是6。
23.根据权利要求18所述的EEPROM芯片，其中所述EEPROM芯片是flash EEPROM芯片。
全文摘要
本发明通过在芯片的高电压发生器电路和片选电路之间复用一组管脚的方法，减少了对EEPROM存储芯片或flash EEPROM芯片的管脚数量的需求。当芯片接受到一个使能信号，所述的一组管脚被连接到芯片的电荷泵电路上，使它能够通过这些管脚被连接到外部的一组电容上。当使能信号被取消时，该组管脚就被连接到片选电路上。当所述芯片是一组芯片的一部分时，所述的这组管脚就可以被用于指定一个芯片地址来确定该芯片在芯片组中的位置。当许多芯片被放置在一个芯片组中，一个(或多个)芯片向芯片组中的其它芯片提供擦除和编程工作所需要的高电压和电流。为了能够做到这一点，该芯片被使能并且通过上述的一组管脚连接到外部电容上。其它芯片未被使能并且使用上述的一组管脚来确定它们的组地址。由于被使能的那个芯片(或多个芯片)不能以这种方式指定地址，所以该芯片被放置在芯片组内一个预先指定的位置，并且在响应使能信号时这个预先指定的地址被提供给片选电路。
文档编号G11C16/06GK1434973SQ01810878
公开日2003年8月6日 申请日期2001年6月8日 优先权日2000年6月9日
发明者劳尔·阿德里安·塞尼亚, 汉德克尔·N·夸德, 森嘉·迈罗特雷 申请人:三因迪斯克公司