存储芯片、存储单元及其驱动方法
【技术领域】
[0001]本发明涉及存储器技术领域，更具体地说，涉及一种存储芯片、存储单元及其驱动方法。
【背景技术】
[0002]SRAM (Static random access memory，静态随机存储器)由于具有结构简单、存储速度快等优点，因此，常被用作高性能微处理器的高速缓存单元。其中，静态随机存储器的核心为存储单元，而传统的存储单元大多采用6个晶体管。
[0003]传统的采用6个晶体管的存储单元，如图1所示，通过NMOS驱动管NI和N2、PM0S负载管 Pl 和 P2 构成的互补 CMOS (Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)反相器对来对数据进行锁存，通过字线WL控制NMOS选择管N3和N4的导通和断开，通过互补位线BL和BLb实现对锁存数据的读和写。
[0004]为了实现读写操作，并且避免误操作，该对称结构的存储单元要求晶体管NI和N2的尺寸满足以下两个要求:一、上拉比CR较大，二、下拉比PR较小。其中，CR= (ffN1/LN1)/(WN3/LN3)，PR = (ffP1/LP1) / (ffN3/LN3)，并且，CR越大读越稳定，PR越小写越稳定。由于在综合考虑CR和PR的基础上，NOMS管NI和N2不能同时取最小尺寸，因此，会使得整个存储单元的面积较大，影响存储芯片的小型化发展。
【发明内容】
[0005]有鉴于此，本发明提供了一种存储芯片、存储单元及其驱动方法，以解决现有技术中由于存储单元的面积较大而影响存储芯片小型化发展的问题。
[0006]为实现上述目的，本发明提供如下技术方案:
[0007]一种存储单元，包括:
[0008]锁存结构、第一传输器件和第二传输器件；
[0009]所述锁存结构包括第一反相器和第二反相器，所述第一反相器的输出端与所述第二反相器的输入端相连，所述第一反相器的输入端与所述第二反相器的输出端相连；
[0010]所述第一传输器件的第一端和所述第二传输器件的第一端均与所述第一反相器的输出端相连，所述第一传输器件的第二端与第一字线相连，所述第一传输器件的第三端与第一位线相连，所述第二传输器件的第二端与第二字线相连，所述第二传输器件的第三端与第二位线相连。
[0011]优选的，所述第一反相器包括第一 PMOS管和第一 NMOS管，所述第一 PMOS管的栅极与所述第一 NMOS管的栅极相连作为所述第一反相器的输入端，所述第一 PMOS管的漏极与所述第一 NMOS管的漏极相连作为所述第一反相器的输出端，且所述第一 PMOS管的源极与电源相连，所述第一 NMOS管的源极接地。
[0012]优选的，所述第二反相器包括第二 PMOS管和第二 NMOS管，所述第二 PMOS管的栅极与所述第二 NMOS管的栅极相连作为所述第二反相器的输入端，所述第二 PMOS管的漏极与所述第二 NMOS管的漏极相连作为所述第二反相器的输出端，且所述第二 PMOS管的源极与电源相连，所述第二 NMOS管的源极接地。
[0013]优选的，所述第一传输器件为第三NMOS管，所述第三NMOS管的漏极为所述第一传输器件的第一端，所述第三NMOS管的栅极为所述第一传输器件的第二端，所述第三NMOS管的源极为所述第一传输器件的第三端。
[0014]优选的，所述第二传输器件为第四NMOS管，所述第四NMOS管的漏极为所述第二传输器件的第一端，所述第四NMOS管的栅极为所述第二传输器件的第二端，所述第四NMOS管的源极为所述第二传输器件的第三端。
[0015]优选的，所述第一反相器的输出端包含至少一个端口，且所述第一传输器件的第一端和所述第二传输器件的第一端与同一所述端口相连。
[0016]优选的，所述第一反相器的输出端包含第一端口和第二端口，且所述第一传输器件的第一端与所述第一端口相连，所述第二传输器件的第一端与所述第二端口相连。
[0017]一种存储单元的驱动方法，应用于如上任一项所述的存储单元，包括:
[0018]通过第一字线控制第一传输器件导通，通过第二字线控制第二传输器件导通，通过第一位线和第二位线向所述锁存结构中写入数据；
[0019]通过第一字线控制第一传输器件导通，以通过第一位线从所述锁存结构中读出数据。
[0020]优选的，当所述第一传输器件的第一端与所述第一端口相连，所述第二传输器件的第一端与所述第二端口相连时，还包括:
[0021]通过第二字线控制第二传输器件导通，以通过第二位线从所述锁存结构中读出数据。
[0022]—种存储芯片，包括如上任一项所述的存储单元。
[0023]与现有技术相比，本发明所提供的技术方案具有以下优点:
[0024]本发明所提供的存储芯片、存储单元及其驱动方法，在进行写操作时，第一传输器件和第二传输器件均导通，在进行读操作时，仅第一传输器件导通，也就是说，数据的读写操作是由第一反相器、第一传输器件和第二传输器件决定的，而第二反相器主要起到锁存和加速数据翻转的作用，因此，第一反相器和第二反相器可以采用非对称设计，即第二反相器可以采用小尺寸的器件，以减小存储单元的面积，实现存储芯片的小型化。
【附图说明】
[0025]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0026]图1为现有的存储单兀的结构不意图；
[0027]图2为本发明的一个实施例提供的存储单元的结构示意图；
[0028]图3为本发明的一个实施例提供的存储单元的具体结构示意图；
[0029]图4为本发明另一个实施例提供的存储单元驱动方法的流程图。
【具体实施方式】
[0030]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0031]本发明的一个实施例提供了一种存储单元，如图2所示，包括锁存结构201、第一传输器件202和第二传输器件203 ；
[0032]其中，锁存结构201包括第一反相器2010和第二反相器2011，第一反相器2010的输出端a与第二反相器2011的输入端c相连，第一反相器2010的输入端b与第二反相器2011的输出端d相连，即第二反相器2010和第二反相器2011反向连接后构成锁存结构201 ；
[0033]第一传输器件202的第一端al和第二传输器件203的第一端a2与锁存结构201的同一端相连，即第一传输器件202的第一端al和第二传输器件203的第一端a2均与第一反相器2010的输出端a以及第二反相器2011的输入端c相连；
[0034]并且，第一传输器件202的第二端bl与第一字线WLl相连，第一传输器件202的第三端Cl与第一位线BLl相连，第二传输器件203的第二端b2与第二字线WL2相连，第二传输器件203的第三端c2与第二位线BL2相连，以通过第一字线WLl控制第一传输器件202的导通或断开，通过第二字线WL2控制第二传输器件203的导通或断开。
[0035]具体地，如图3所示，第一反相器2010包括第一 PMOS管PlO和第一 NMOS管N10，第一 PMOS管PlO的栅极与第一 NMOS管NlO的栅极相连作为第一反相器2010的输入端b，第一 PMOS管PlO的漏极与第一 NMOS管NlO的漏极相连作为第一反相器2010的输出端a，且第一 PMOS管PlO的源极与电源VDD相连，第一 NMOS管NlO的源极接地。
[0036]第二反相器2011包括第二 PMOS管P20和第二 NMOS管N20，第二 PMOS管P20的栅极与第二 NMOS管N20的栅极相连作为第二反相器2011的输入端C，第二 PMOS管P20的漏极与第二 NMOS管N20的漏极相连作为第二反相器2011的输出端d，且第二 PMOS管P20的源极与电源VDD相连，第二 NMOS管N20的源极接地。
[0037]第一传输器件202为第三NMOS管N30，第三NMOS管N30的漏极为第一传输器件202的第一端al，第三NMOS管N30的栅极为第一传输器件202的第二端bl，第三NMOS管N30的源极为第一传输器件202的第三端Cl。
[0038]第二传输器件203为第四NMOS管MO，第四NMOS管MO的漏极为第二传输器件203的第一端a2，第四NMOS管MO的栅极为第二传输器件203的第二端b2，第四NMOS管MO的源极为第二传输器件203的第三端c2。
[0039]当然，本发明并不仅限于此，在其他实施例中，第一反相器、第二反相器、第一传输器件和第二传输器件还可以采用其他结构或数量的器件。
[0040]本实施例提供的存储单元，第一反相器2010的输出端包含至少一个端口，且第一传输器件202的第一端al和第二传输器件203的第一端a2与第一反相器2010的输出端的同一端口相连。
[0041]这种存储单元在进行写操作时，通过第一字线WLl控制第一传输器件202导通，同时通过第二字线WL2控制第二传输器件203导通，通过第一位线BLl和第二位线BL2向锁存结构201中写入数据；在进行读操作时，通过第一字线WLl控制第一传输器件202导通，通过第一位线BLl从锁存结构201中读出数据，此时，第二传输器件203处于断开状态。也就是说，这种存储单元在进行写操作时两个传输器件都能导通，但是在进行读操作时，只有一个传输器件能够导通。
[0042]在本发明的其他实施例中，当第一反相器2010的输出端包含第一端口和第二端口时，第一传输器件202的第一端al与第一端口相连，第二传输器件203的第一端a2与第二端口相连。