[0043]这种存储单元在进行写操作时，通过第一字线WLl控制第一传输器件202导通，同时通过第二字线WL2控制第二传输器件203导通，通过第一位线BLl和第二位线BL2向锁存结构201中写入数据；当对第一端口进行读操作时，通过第一字线WLl控制第一传输器件202导通，通过第一位线BLl从锁存结构201中读出数据，此时，第二传输器件203处于断开状态；当对第二端口进行读操作时，通过第二字线WL2控制第二传输器件203导通，通过第二位线BL2从锁存结构201中读出数据，此时，第一传输器件202处于断开状态。也就是说，这种存储单元在进行写操作时两个传输器件都能导通，在对不同的端口进行读操作时，导通不同的两个传输器件，并且，这两个传输器件具有不同的导通时序，以避免这两个传输器件同时导通，错误地进行写操作。
[0044]根据SRAM的读写原理，如图3所示的存储单元中数据的读写操作是由第一反相器2010以及第一传输器件202和第二传输器件203决定的，即由第一 PMOS管P10、第一 NMOS管NlO、第三NMOS管N30和第四NMOS管MO决定，而第二反相器2011主要起到锁存和加速数据翻转的作用，因此，为了保证读写数据的速度，第一反相器2010的尺寸必须满足一定的要求，但是，第二反相器2011的尺寸则无此限制，因此，本实施例中的第一反相器2010和第二反相器2011的尺寸可以采用非对称设计，即第二反相器2011可以采用较小的尺寸，以节省存储单元的面积，实现存储芯片的小型化。
[0045]本实施例提供的存储单元，由于第一传输器件的第一端和第二传输器件的第一端均与第一反相器的输出端相连，因此，第一反相器和第二反相器的尺寸可以采用非对称设计，即第二反相器可以采用小尺寸的器件，来减小存储单元的面积，实现存储芯片的小型化。并且，本实施例提供的存储单元，采用两根字线分别控制两个传输器件的导通和断开，提高了存储单元的写驱动能力以及字线的控制灵活性，保证了写入数据的正确性。
[0046]本发明的另一个实施例提供了一种存储单元的驱动方法，应用于本发明任一实施例提供的存储单元，该方法的流程图如图4所示，包括:
[0047]S401:通过第一字线控制第一传输器件导通，通过第二字线控制第二传输器件导通，通过第一位线和第二位线向所述锁存结构中写入数据；
[0048]在实际应用中，多个上述存储单元构成存储阵列，该存储阵列与行译码器、列译码器、控制电路、灵敏放大器和写入电路等构成存储芯片。
[0049]写操作启动后，读入地址和写数据，并对地址进行译码，译码后选中的存储单元根据需要写入的数据值将第一位线和第二位线同时预充为高电平或者拉低为低电平，预充操作结束后，将第一字线和第二字线同时充为高电平，即同时导通第一传输器件和第二传输器件，以将需要的数据值写入锁存结构中。本发明中，在进行写操作时，同时导通了第一传输器件和第二传输器件，增加了写驱动能力，保证了写入数据的正确率。
[0050]S402:通过第一字线控制第一传输器件导通，以通过第一位线从所述锁存结构中读出数据。
[0051]读操作启动时，读入地址并对地址进行译码，译码后选中的存储单元第一位线被预充为高电平，预充操作结束后，第一字线充为高电平，第二字线充为低电平，即控制第一传输器件导通，控制第二传输器件断开。在第一传输器件导通后，如果锁存结构存储为0，则第一位线放电，对电压差进行放大，读出0，如果锁存结构存储为1，则第一位线不进行放电，同时放大器放大出反向数据，读出I。在读操作完成后，第一字线充为低电平，存储单元回到保持状态，等待下一次操作。
[0052]本实施例中，在进行读操作时，只有第一传输器件导通，但是，在本发明的其他实施例中，当第一反相器的输出端包含第一端口和第二端口，且第一传输器件的第一端与第一端口相连，第二传输器件的第一端与第二端口相连时，还包括:通过第二字线控制第二传输器件导通，以通过第二位线从锁存结构中读出数据。
[0053]具体地，当对第一端口进行读操作时，通过第一字线控制第一传输器件导通，通过第一位线从锁存结构中读出数据，此时，第二传输器件处于断开状态；当对第二端口进行读操作时，通过第二字线控制第二传输器件导通，通过第二位线从锁存结构中读出数据，此时，第一传输器件处于断开状态。也就是说，在对不同的端口进行读操作时，导通不同的两个传输器件，并且，这两个传输器件具有不同的导通时序，以避免这两个传输器件同时导通，错误地进行写操作。
[0054]本实施例提供的存储单元的驱动方法，采用两根字线分别控制两个传输器件的导通和断开，提高了存储单元的写驱动能力以及字线的控制灵活性，保证了写入数据的正确性。
[0055]本发明的又一个实施例提供了一种存储芯片，该存储芯片包括本发明任一实施例提供的存储单元。具体地，该存储芯片包括多个存储单元构成的存储阵列、行译码器、列译码器、控制电路、灵敏放大器和写入电路等。本实施例提供的存储芯片，第一反相器和第二反相器采用非对称设计，即第二反相器采用了小尺寸的器件，减小了存储单元的面积，实现存储芯片的小型化。并且，本实施例提供的存储芯片，通过两根字线分别控制两个传输器件的导通和断开，提高了存储单元的写驱动能力以及字线的控制灵活性，保证了写入数据的正确性。
[0056]本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
[0057]对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
【主权项】
1.一种存储单元，其特征在于，包括: 锁存结构、第一传输器件和第二传输器件； 所述锁存结构包括第一反相器和第二反相器，所述第一反相器的输出端与所述第二反相器的输入端相连，所述第一反相器的输入端与所述第二反相器的输出端相连； 所述第一传输器件的第一端和所述第二传输器件的第一端均与所述第一反相器的输出端相连，所述第一传输器件的第二端与第一字线相连，所述第一传输器件的第三端与第一位线相连，所述第二传输器件的第二端与第二字线相连，所述第二传输器件的第三端与第二位线相连。
2.根据权利要求1所述的存储单元，其特征在于，所述第一反相器包括第一PMOS管和第一 NMOS管，所述第一 PMOS管的栅极与所述第一 NMOS管的栅极相连作为所述第一反相器的输入端，所述第一 PMOS管的漏极与所述第一 NMOS管的漏极相连作为所述第一反相器的输出端，且所述第一 PMOS管的源极与电源相连，所述第一 NMOS管的源极接地。
3.根据权利要求2所述的存储单元，其特征在于，所述第二反相器包括第二PMOS管和第二 NMOS管，所述第二 PMOS管的栅极与所述第二 NMOS管的栅极相连作为所述第二反相器的输入端，所述第二 PMOS管的漏极与所述第二 NMOS管的漏极相连作为所述第二反相器的输出端，且所述第二 PMOS管的源极与电源相连，所述第二 NMOS管的源极接地。
4.根据权利要求3所述的存储单元，其特征在于，所述第一传输器件为第三NMOS管，所述第三NMOS管的漏极为所述第一传输器件的第一端，所述第三NMOS管的栅极为所述第一传输器件的第二端，所述第三NMOS管的源极为所述第一传输器件的第三端。
5.根据权利要求4所述的存储单元，其特征在于，所述第二传输器件为第四NMOS管，所述第四NMOS管的漏极为所述第二传输器件的第一端，所述第四NMOS管的栅极为所述第二传输器件的第二端，所述第四NMOS管的源极为所述第二传输器件的第三端。
6.根据权利要求1-5任一项所述的存储单元，其特征在于，所述第一反相器的输出端包含至少一个端口，且所述第一传输器件的第一端和所述第二传输器件的第一端与同一所述端口相连。
7.根据权利要求1-5任一项所述的存储单元，其特征在于，所述第一反相器的输出端包含第一端口和第二端口，且所述第一传输器件的第一端与所述第一端口相连，所述第二传输器件的第一端与所述第二端口相连。
8.一种存储单元的驱动方法，应用于权利要求1-7任一项所述的存储单元，其特征在于，包括: 通过第一字线控制第一传输器件导通，通过第二字线控制第二传输器件导通，通过第一位线和第二位线向所述锁存结构中写入数据； 通过第一字线控制第一传输器件导通，以通过第一位线从所述锁存结构中读出数据。
9.根据权利要求8所述的方法，其特征在于，当所述第一传输器件的第一端与所述第一端口相连，所述第二传输器件的第一端与所述第二端口相连时，还包括: 通过第二字线控制第二传输器件导通，以通过第二位线从所述锁存结构中读出数据。
10.一种存储芯片，其特征在于，包括权利要求1-7任一项所述的存储单元。
【专利摘要】本发明提供了一种存储芯片、存储单元及其驱动方法，包括：锁存结构、第一传输器件和第二传输器件；锁存结构包括第一反相器和第二反相器，第一反相器的输出端与第二反相器的输入端相连，第一反相器的输入端与第二反相器的输出端相连；第一传输器件的第一端和第二传输器件的第一端均与第一反相器的输出端相连，第一传输器件的第二端与第一字线相连，第一传输器件的第三端与第一位线相连，第二传输器件的第二端与第二字线相连，第二传输器件的第三端与第二位线相连，其中，第一反相器和第二反相器采用非对称设计，即第二反相器采用小尺寸的器件，以减小存储单元的面积，实现存储芯片的小型化。
【IPC分类】G11C11-413
【公开号】CN104575591
【申请号】CN201510062419
【发明人】陈巍巍, 陈岚, 杜智超, 龙爽, 杨诗洋
【申请人】中国科学院微电子研究所
【公开日】2015年4月29日
【申请日】2015年2月6日