具有嵌入式内存的系统级封装内存模块的制作方法
【技术领域】
[0001]本发明涉及一种具有嵌入式内存的系统级封装内存模块。
【背景技术】
[0002]一般说来，内存电路通常会基于特定工业标准(例如联合电子设备工程会议(Joint Electronic Device Engineering Council, JEDEC))而被设计成独立于应用逻辑电路的标准内存电路。也就是说基于特定工业标准，内存电路是被设计成适用于各种不同应用逻辑电路的标准内存电路。
[0003]在应用逻辑电路中，应用逻辑电路需要内存控制器以控制标准内存电路与应用逻辑电路之间的沟通。因为内存控制器必须和各种不同的标准内存电路沟通，所以在应用逻辑电路中的内存控制器倾向被设计具有次佳化的效能、效率以及成本，以因应各种不同的标准内存电路。
[0004]然而,现在业界倾向于提供内存电路的已知良好芯片(known good die)以方便和应用逻辑电路整合于系统级封装(System in Package, SIP)模块。因为应用逻辑电路仅需和内存电路的确认好芯片沟通，所以如果应用逻辑电路中的内存控制器还是被设计成具有次佳化的效能、效率以及成本，以因应各种不同的标准内存电路，则系统级封装模块将不会发挥最大效能。
【发明内容】
[0005]本发明的一实施例公开一种具有嵌入式内存的系统级封装内存模块。所述系统级封装内存模块包含一高速缓存内存电路、一内存控制器、一内存电路和一基板，其中所述高速缓存内存电路、所述内存控制器和所述内存电路是共同封装于所述基板之上，且所述高速缓存内存电路与所述内存控制器是形成在同一片半导体芯片上。
[0006]本发明的另一实施例公开一种具有嵌入式内存的系统级封装内存模块。所述系统级封装内存模块包含一非内存电路、一内存控制器、一内存电路和一基板，其中所述非内存电路、所述内存控制器和所述内存电路是共同封装于所述基板之上，且所述内存电路与所述内存控制器是形成在同一片半导体芯片上。
[0007]本发明的另一实施例公开一种具有嵌入式内存的系统级封装内存模块。所述系统级封装内存模块包含一非内存电路、一基板和一内存电路。所述非内存电路具有一第一部分和一第二部分。所述基板具有一窗口以及所述基板电连接所述非内存电路的第二部分。所述内存电路设置于所述基板的窗口且电连接所述非内存电路的第一部分，以及所述内存电路和所述基板之间没有直接的金属连接。
[0008]本发明的另一实施例公开一种具有嵌入式内存的系统级封装内存模块，所述系统级封装内存模块包含一非内存电路、一基板和一内存电路。所述非内存电路具有一第一部分和一第二部分，其中所述非内存电路包含多个第一电接点和多个第二电接点，且多个所述第一电接点和多个所述第二电接点是分别设置于所述非内存电路的第一部分和第二部分。所述内存电路具有设置在其自身一边的多个第三电接点。所述基板具有设置在其自身一边的多个第四电接点。多个所述第一电接点电连接多个所述第三电接点以使所述内存电路电连接所述非内存电路，多个所述第二电接点电连接多个所述第四电接点以使所述基板电连接所述非内存电路，以及所述基板和所述内存电路是电连接至所述非内存电路的同一边或不同边。
[0009]本发明公开一种具有嵌入式内存的系统级封装内存模块。所述系统级封装内存模块是整合一内存电路(嵌入式动态随机存取内存)、一非内存电路(逻辑电路)和一基板于一系统级封装内，所以本发明可缩小所述系统级封装内存模块的面积。另外，因为本发明的系统级封装内存模块可被客制化以因应不同的内存电路(嵌入式动态随机存取内存)和非内存电路(逻辑电路)，所以本发明的系统级封装内存模块具有优化的效能、效率以及成本的一组合。
【附图说明】
[0010]图1是本发明的一第一实施例公开一种具有嵌入式内存的系统级封装内存模块的示意图。
[0011]图2是本发明的一第二实施例公开一种具有嵌入式内存的系统级封装内存模块的示意图。
[0012]图3是本发明的一第三实施例公开一种具有嵌入式内存的系统级封装内存模块的示意图。
[0013]图4A是本发明的一第四实施例公开一种具有嵌入式内存的系统级封装内存模块的示意图。
[0014]图4B是说明系统级封装内存模块的爆炸示意图。
[0015]图4C是本发明的一第五实施例公开一种具有嵌入式内存的系统级封装内存模块的示意图。
[0016]图5是本发明的一第六实施例公开一种具有嵌入式内存的系统级封装内存模块的示意图。
[0017]图6是本发明的一第七实施例公开一种具有嵌入式内存的系统级封装内存模块的示意图。
[0018]图7是本发明的一第八实施例公开一种具有嵌入式内存的系统级封装内存模块的示意图。
[0019]图8是本发明的一第九实施例公开一种具有嵌入式内存的系统级封装内存模块的示意图。
[0020]图9是本发明的一第十实施例公开一种具有嵌入式内存的系统级封装内存模块的示意图。
[0021]图10是本发明的一第十一实施例公开一种具有嵌入式内存的系统级封装内存模块的不意图。
[0022]图11是本发明的一第十二实施例公开一种具有嵌入式内存的系统级封装内存模块的不意图。
[0023]图12是本发明的一第十三实施例公开一种具有嵌入式内存的系统级封装内存模块的不意图。
[0024]图13A是本发明的一第十四实施例公开一种具有嵌入式内存的系统级封装内存丰旲块的不意图。
[0025]图13B是本发明的一第十五实施例公开一种具有嵌入式内存的系统级封装内存模块的示意图。
[0026]其中，附图标记说明如下:
[0027]100、200、300、400、500、600、700、系统级封装内存模块
[0028]800、900、1000、1100、1200、1300、
[0029]1400、450
[0030]102、202、302高速缓存内存电路
[0031]104,204,304内存控制器
[0032]106、206、306动态随机存取内存电路
[0033]108、208、406、506、606、706、1006基板
[0034]310第一可重构总线
[0035]312外部中央处理器
[0036]314第二可重构总线
[0037]3042、9102模式缓存器
[0038]3044、9104配置电路
[0039]3046、9106时钟发生器
[0040]30442,91042输入/输出宽度控制器
[0041]30444,91044输出单元
[0042]30446、91046输入单元
[0043]402,502,602,704,804,904,1004,内存电路
[0044]I106、1208、1304
[0045]404、504、604、702、802、902、1010、非内存电路
[0046]I104、1204、1306
[0047]4022第三电接点
[0048]4042第一电接点
[0049]4044第二电接点
[0050]4062第四电接点
[0051]4064第五电接点
[0052]4066、7062窗口
[0053]508引线键合
[0054]510、608成型材料
[0055]6044、408、412凸点结构
[0056]8022,9022并行转串行总线可编程中介单元
[0057]8024,9024,9026可重构总线
[0058]9108并行/串行控制器
[0059]9028,8026高速串行总线
[0060]1002、1008、1102树脂
[0061]1202第一散热器
[0062]1206第二散热材料
[0063]1302额外的内存
[0064]1308电接点
[0065]C1-C4核
[0066]DVFS动态电压频率调整单元
[0067]eDRAM嵌入式动态随机存取内存
[0068]ECC错误校正码单元
[0069]L1、L2、L3高速缓存内存
[0070]MMU高速缓存管理单元
[0071]TSV、6042、410穿硅通孔
【具体实施方式】
[0072]请参照图1，图1是本发明的一第一实施例公开一种具有嵌入式内存(embeddedmemory)的系统级封装(system-1n-package，SIP)内存模块100的示意图。如图1所示，系统级封装内存模块100包含一高速缓存内存电路102，一内存控制器104，一动态随机存取内存(Dynamic Random Access Memory, DRAM)电路106,以及一基板108,其中动态随机存取内存电路106 (在系统级封装内存模块100中是主存储器)是一动态随机存取内存(Dynamic Random Access Memory, DRAM),或是多个组装或堆栈在一起的动态随机存取内存。另外，高速缓存内存电路102、内存控制器104和动态随机存取内存电路106是共同封装于基板108之上，且高速缓存内存电路102与内存控制器104是形成在同一片半导体芯片上，其中所述同一片半导体芯片是根据一互补金属氧化物半导体(complementarymetal-oxide-semiconductor, CMOS)制程制作的娃芯片。高速缓存内存电路102可以是一静态随机存取内存(Static Random Access Memory, SRAM)或是具有比动态随机存取内存电路106的操作速度或带宽更高的动态随机存取记忆。例如，高速缓存