基于半导体芯片封装体的嵌入式封装结构及其封装方法与流程

本发明涉及一种高端线路载板封装结构，特别是涉及一种基于半导体芯片封装体的嵌入式封装结构及其封装方法。

背景技术：

表面贴装技术(Surface Mount Technology，SMT)是一种将无引脚或短引线表面组装元器件(简称SMC/SMD，中文称片状元器件)安装在印制线路板(Printed Circuit Board，PCB)的表面或其它基板的表面上，通过回流焊或浸焊等方法加以焊接组装的电路装连技术。表面贴装技术的组装密度高、电子产品体积小、重量轻，贴片元件的体积和重量只有传统插装元件的1/10左右，一般采用SMT之后，电子产品体积缩小40％～60％，重量减轻60％～80％。半导体封装器件在线路板上的组装通常采用通过表面贴装工程完成，在表面贴装时，通常通过焊锡连接将半导体封装器件与线路板进行电气互连。

然而现有技术中半导体器件与线路板之间的表面贴装技术具有以下不足：

目前表面贴装的焊锡连接需要半导体封装器件的焊盘和焊盘间距(pitch)较大，如焊盘/焊盘间距＝280微米/400微米，焊接不够精密，而且焊锡连接需要进行较为复杂的焊锡回流工艺控制；

另外，半导体封装器件在线路板上使用表面贴装的方式进行组装，由于半导体封装器件面积相对较大，将占据线路板较大的表面面积，阻碍了半导体封装器件组装的微型化发展。

因此亟需提供一种新的基于半导体芯片封装体的嵌入式封装结构及其封装方法来解决上述问题。

技术实现要素：

本发明所要解决的技术问题是提供一种基于半导体芯片封装体的嵌入式封装结构及其封装方法，能够有效改善半导体芯片封装体焊盘和焊盘间距较大、以及封装结构微型化的问题。

为解决上述技术问题，本发明采用的一个技术方案之中提供的一种基于半导体芯片封装体的嵌入式封装结构，所述嵌入式封装结构包括：

线路板，其具有相对设置的第一表面和第二表面；

设于所述线路板内的、至少一个用以容置半导体芯片封装体的开口或空腔；

设置于所述开口或空腔内的半导体芯片封装体；

封装材料，至少用以覆盖线路板的第一表面及填充所述开口或空腔内未被半导体芯片封装体占据的空间；

重布线层，至少用于电气连接半导体芯片封装体和线路板。

在一较佳实施例中，所述线路板的第一表面设置有模块对位标识，所述模块对位标识的表面与线路板的第二表面分别对应所述线路板的最高表面与最低表面。

在一较佳实施例中，所述开口或空腔内还设有被动电子元件，所述被动电子元件包括电容、电阻、电感元件中的任一种或多种的组合。

进一步地，所述半导体芯片封装体内有至少一颗半导体裸晶片，且是带有塑封材料封装的半导体芯片封装体。

在一较佳实施例中，所述半导体芯片封装体包含与半导体裸晶片的电极/焊盘电气连接，并从半导体裸晶片向外延伸的内部导电引线或布线。

进一步地，所述半导体芯片封装体还包括与半导体裸晶片电气连接的外部电极，所述外部电极是裸露在空气中的、或者被薄膜覆盖的；所述电极材料是铜金属层或是有镍/金层覆盖的铜金属层；所述薄膜的材料是塑封材料、增层材料、或聚酰亚胺等其它积聚层介电材料。

在一较佳实施例中，所述封装材料还用于填充所述开口或空腔内未被被动电子元件占据的空间。

在一较佳实施例中，所述嵌入式封装结构还包括至少覆盖所述线路板的第二表面、所述封装材料、和所述半导体芯片封装体的第一积聚层；所述第一积聚层为ABF增层、光敏感介电层、或其它积聚物介电材料层。

进一步地，所述第一积聚层在位于半导体芯片封装体外部电极和线路板的线路层上方设有盲孔；所述第一积聚层上设有第一重布线层，且所述第一积聚层上的第一重布线层经过所述盲孔与半导体芯片封装体的外部电极和线路板上的线路层电气互连。

进一步地，所述线路板第一表面上的封装材料上还设有第二重布线层，所述第二重布线层经导电盲孔和线路板上的线路层和/或半导体芯片封装体外部电极电气互连。

进一步地，所述第一重布线层和/或第二重布线层上覆盖有第二积聚层，所述第二积聚层上形成有与第一重布线层和/或第二重布线层电气互连的第三重布线层，所述第二积聚层为 ABF增层、光敏感介电层、或其它积聚物介电层。

进一步地，所述嵌入式封装结构还包括至少覆盖最外侧线路层的焊料掩膜、和设置于所述焊料掩膜中的开口；所述掩模开口内的线路层形成连接外部元件的焊盘。

进一步地，所述嵌入式封装结构还包括贴装焊料掩膜上方的半导体封装器件和/或被动电子元件，所述被动电子元件包括电容、电阻、电感元件中的任一种或多种的组合，所述半导体封装器件和/或被动电子元件通过所述焊盘和第三重布线层电气互连。

本发明采用的另一个技术方案之中提供的一种基于半导体芯片封装体的嵌入式封装结构的封装方法，所述封装方法包括以下步骤：

S1、提供线路板，其具有相对设置的第一表面和第二表面，所述线路板上设置有至少一个用于容置半导体芯片封装体的开口或空腔；

S2、在所述线路板的第二表面上贴附粘接膜，并将所述半导体芯片封装体置入所述开口或空腔，且使所述半导体芯片封装体与粘接膜粘接固定；

S3、至少在所述线路板的第一表面及所述开口或空腔上施加封装材料，使所述线路板的第一表面被封装材料覆盖，以及使所述开口或空腔被封装材料及所述半导体芯片封装体完全填充；

S4、去除所述粘接膜，并将所述线路板翻转；

S5、在所述线路板第二表面、半导体芯片封装体及与所述线路板第二表面共平面的封装材料表面上覆盖一层以上积聚层；

S6、在所述积聚层上形成至少用于电气连接半导体芯片封装体和线路板的重布线层。

在一较佳实施例中，所述步骤S6包括：

在位于半导体芯片封装体外部电极和线路板的线路层上方的第一积聚层设置盲孔，并形成经过所述盲孔与半导体芯片封装体的外部电极和线路板上的线路层电气互连的第一重布线层；

在线路板第一表面上的封装材料上设置第二重布线层；所述第二重布线层经导电盲孔和线路板上的线路层和/或半导体芯片封装体的外部电极电气互连；

在第一重布线层和第二重布线层上形成第二积聚层，并在第二积聚层上设置导电盲孔，并形成经导电盲孔电气连接第一重布线层和/或第二重布线层的第三重布线层。

进一步地，所述步骤S6后还包括：

在嵌入式封装结构的最外侧线路层上形成焊料掩膜，且在线路层上方的焊料掩膜上进行 开口并形成相应焊盘；

在焊料掩膜上方贴装半导体封装器件和/或被动电子元件，所述半导体封装器件和/或被动电子元件通过所述焊盘与第三重布线层电气互连。

与现有技术相比，本发明至少具有如下优点：

半导体芯片封装体与线路板的电气连接无需焊锡连接方案，而采用简洁的铜重布线(RDL)方案，工艺稳定且可靠性高；

可满足更为精密的半导体芯片封装体的组装需求，如半导体芯片封装体的焊盘/焊盘间距可缩小到150微米/200微米以下；

半导体芯片封装体的嵌入式组装使线路板的表面面积得到充分释放，可以实现系统组装面积大幅缩减，缩减比例可以超过50％。

附图说明

图1是本发明一优选实施例中嵌入式封装结构的结构示意图；

图1a～1m是本发明一优选实施例中嵌入式封装结构的封装方法的工艺步骤图，其中：

图1a是本发明一优选实施例中线路板的结构示意图；

图1b是本发明一优选实施例中半导体芯片封装体的安装示意图；

图1c是本发明一优选实施例中半导体芯片封装体的封装结构示意图；

图1d是本发明一优选实施例中半导体芯片封装体安装后的封装结构示意图；

图1e是本发明一优选实施例中包括封装材料的封装结构示意图；

图1f是本发明一优选实施例中包括封装材料的线路板倒置后的封装结构示意图；

图1g是本发明一优选实施例中包括第一积聚层的封装结构示意图；

图1h是本发明一优选实施例中在第一积聚层和封装材料上盲孔的封装结构示意图；

图1i是本发明一优选实施例中包括第一重布线层和第二重布线层的封装结构示意图；

图1j是本发明一优选实施例中包括第二积聚层的封装结构示意图；

图1k是本发明一优选实施例中包括第三重布线层的封装结构示意图；

图1l是本发明一优选实施例中包括焊料掩膜的封装结构示意图；

图1m是本发明一优选实施例中半导体芯片封装体嵌入式封装后完成被动元件表面贴装的结构示意图；

图2是本发明另一优选实施例中嵌入式封装结构的结构示意图；

图2a～2l是本发明另一优选实施例中嵌入式封装结构的封装方法的工艺步骤图，其中：

图2a是本发明另一优选实施例中线路板的结构示意图；

图2b是本发明另一优选实施例中半导体芯片封装体和被动电子元件的安装示意图；

图2c是本发明另一优选实施例中半导体芯片封装体和被动电子元件安装后的封装结构示意图；

图2d是本发明另一优选实施例中包括封装材料的封装结构示意图；

图2e是本发明另一优选实施例中包括封装材料的线路板倒置后的封装结构示意图；

图2f是本发明另一优选实施例中包括第一积聚层的封装结构示意图；

图2g是本发明另一优选实施例中在第一积聚层和封装材料上盲孔的封装结构示意图；

图2h是本发明另一优选实施例中包括第一重布线层和第二重布线层的封装结构示意图；

图2i是本发明另一优选实施例中包括第二积聚层的封装结构示意图；

图2j是本发明另一优选实施例中包括第三重布线层的封装结构示意图；

图2k是本发明另一优选实施例中包括焊料掩膜的封装结构示意图；

图2l是本发明另一优选实施例中半导体芯片封装体嵌入式封装后完成被动元件表面贴装的结构示意图。

附图中各部件的标记如下：1-线路板，11-第一表面，12-第二表面，13-线路层，2-开口或空腔，21-第一空间，22-第二空间，3-半导体芯片封装体，31-半导体裸晶片，32-塑封材料，33-内部导电引线和/或布线，34-外部电极，4-封装材料，5-模块对位标识，6-重布线层，61-第一重布线层，62第二重布线层，63-第三重布线层，7-被动电子元件，81-第一积聚层，82-第二积聚层，811、812、813-开口，10-焊料掩膜，101-半导体封装器件和/或被动电子元件，201-粘接膜。

具体实施方式

下面结合附图对本发明的较佳实施例进行详细阐述，以使本发明的优点和特征能更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。

本发明的一具体实施例中的基于半导体芯片封装体的嵌入式封装结构，参图1所示，该嵌入式封装结构具体包括：

线路板1，即用于封装半导体芯片封装体的线路载板，其具有相对设置的第一表面11和第二表面12；

设于所述线路板1内的、至少一个用以容置半导体芯片封装体3的开口或空腔2；

设置于所述开口或空腔2内的半导体芯片封装体3；

封装材料4，至少用以覆盖线路板的第一表面11、模块对位标识5及填充所述开口或空腔2内未被半导体芯片封装体3占据的空间；

重布线层6，至少用于电气连接半导体芯片封装体3和线路板1。

结合图1a、1b所示，线路板的第一表面11、第二表面12、以及位于第一表面11和第二表面12之间的区域分别设有线路层13，模块对位标识5设置于线路板1的第一表面，且模块对位标识5的表面与线路板的第二表面分别对应线路板的最高表面与最低表面。模块对位标识5用以实现精确的半导体芯片封装体布置和导电线路互连，全部标识或部分标识同时成为连接线路和提供导电功能。

所述开口或空腔2在竖直方向上的最高表面和最低表面分别为所述线路板1的最高表面或所述模块对位标识5表面和所述线路板1的第二表面12或其最低表面，而所述开口或空腔2在水平方向上的边界为所述线路板1在第一表面11和第二表面12之间的开口或空腔2之侧壁，同时所述开口或空腔2包括第一空间21和第二空间22，其中所述第一空间21分布在所述线路板1的第一表面11和第二表面12之间，所述第二空间22分布在所述线路板1的第一表面11与所述模块对位标识5表面之间，且所述第一空间21的侧壁为所述线路板第一表面11和第二表面12之间的线路板1连续截面，而所述第二空间21无侧壁。

结合图1c所示，半导体芯片封装体3内有至少一颗半导体裸晶片(Bare Die)31。其中，半导体裸晶片是在半导体片材上进行浸蚀、布线等制成的、能实现特定功能的一类半导体器件。而通过将上述半导体裸晶片31利用塑封材料32进行塑封封装可得到半导体芯片封装体3。半导体芯片封装体3设置于所述开口或空腔2内，半导体芯片封装体3包括与半导体芯片封装体内半导体裸晶片31的电极/焊盘电气连接，并从所述半导体裸晶片31向外延伸的封装体内部导电引线和/或布线33和外部电极34，外部电极34经内部导电引线和/或布线与半导体芯片封装体内的半导体裸晶片31上的电极/焊盘电气互连。半导体芯片封装体的外部电极34可以为金属铜层或覆盖了镍/金层的金属铜层。半导体芯片封装体3可以是具有InFO、WLCSP、eWLB、FOWLP、FC-BGA、FC-CSP、WB-BGA、QFN等封装结构或类似结构的半导体芯片封装体。

进一步地，本发明中半导体芯片封装体3的外部电极34是裸露在空气中的、或者被薄膜覆盖的；所述外部电极34是铜金属层或是有镍/金层覆盖的铜金属层；所述薄膜的材料为积 聚层介电材料，可以为塑封材料、增层材料、或聚酰亚胺(Polyimide)等其它积聚层介电材料。

如本实施例中，嵌入式封装结构还包括至少覆盖所述线路板1的第二表面12、所述的封装材料4、和所述半导体芯片封装体3的第一积聚层81；第一积聚层81为介电材料层，包括ABF增层、光敏感介电层、或其它介电材料层。

结合图1i所示，第一积聚层81在位于半导体芯片封装体外部电极和线路板的线路层上方设有盲孔；第一积聚层上设有第一重布线层61，且所述第一积聚层81上的第一重布线层61经过所述盲孔与封装体的外部电极和线路板上的线路层电气互连。线路板第一表面11上的封装材料4上还设有第二重布线层62，所述第二重布线层62经导电盲孔和线路板上的线路层或半导体芯片封装体的外部电极34电气互连。

进一步地，结合图1j、1k所示，第一重布线层61和第二重布线层62上覆盖有第二积聚层82，所述第二积聚层82上形成有分别与第一重布线层和第二重布线层电气互连的第三重布线层63，其中，第二积聚层为ABF增层、光敏感介电层、或其它介电材料层等。

另外，嵌入式封装结构还包括至少覆盖最外侧线路层的焊料掩膜10、设置在最外侧线路层上方所述焊料掩膜的开口，在所述开口中形成的焊盘，焊料掩膜10上方贴装有其它半导体封装器件和/或被动电子元件101，被动电子元件包括但不限于电容、电阻、电感等元件，半导体封装器件和/或被动电子元件101通过所述焊盘与第三重布线层电气互连。在本实施例中，第一积聚层和第二积聚层均已ABF增层为例进行说明，在其它实施例中第一积聚层和第二积聚层也可以为其它介电材料层。

上述实施例仅为本发明的一优选实施例，应当理解的是，在其它实施例中第一积聚层、第二积聚层、第一重布线层、第二重布线层及第三重布线层可以选择性设置，如仅设置第一积聚层、第一重布线层和第二重布线层；另外，在除上述积聚层和重布线层之外还可进一步设置其它用于电气连接的互连层，只要能达到其它半导体封装器件和/或被动电子元件101与半导体芯片封装体或线路板电气连接的封装结构均属于本发明所保护的范围。

本发明的另一方面还提供了一种基于半导体芯片封装体的嵌入式封装结构的封装方法，包括以下步骤：

S1、提供线路板，其具有相对设置的第一表面和第二表面，所述线路板上设置有至少一个用于容置半导体芯片封装体的开口或空腔，且在所述线路板的第一表面上开口或空腔四周设置有模块对位标识；

S2、在所述线路板的第二表面上贴附粘接膜，并将所述半导体芯片封装体置入所述开口或空腔，且使所述半导体芯片封装体与粘接膜粘接固定；

S3、至少在所述线路板的第一表面、模块对位标识及所述开口或空腔上施加封装材料，使所述线路板的第一表面、模块对位标识被封装材料覆盖，以及使所述开口或空腔被封装材料及所述半导体芯片封装体完全填充；

S4、去除所述粘接膜，并将所述线路板翻转；

S5、在所述线路板第二表面、半导体芯片封装体及与所述线路板第二表面共平面的封装材料表面上覆盖一层以上积聚层；

S6、在所述积聚层上形成至少用于电气连接半导体芯片封装体和线路板的重布线层。

具体地，以下结合附图所示对本发明一优选实施例中嵌入式封装结构的封装方法作详细说明。

参图1a所示，提供线路板1，其具有相对设置的第一表面11和第二表面12，线路板的第一表面11、第二表面12、以及位于第一表面11和第二表面12之间的区域分别设有线路层13。线路板1上包括至少一个用以容置半导体芯片封装体3的开口或空腔2。优选地，本实施例中包括多个开口或空腔2，分别用于容置半导体芯片封装体3。

模块对位标识5设置于线路板1的第一表面，且模块对位标识5的表面与线路板的第二表面分别对应线路板的最高表面与最低表面。

参图1b、1d所示，在线路板1的第二表面12上贴附粘接膜201，并将所述半导体芯片封装体3以倒置形态置入所述开口或空腔2，且使所述半导体芯片封装体3的外部电极与粘接膜201粘接固定于开口或空腔2内。

其中，本实施例中半导体芯片封装体3的结构示意图参图1c所示，半导体芯片封装体3内有至少一颗半导体裸晶片31，且是带有塑封材料32封装的半导体芯片封装体，半导体芯片封装体3包括内部导电引线和/或布线33和外部电极34，内部导电引线和/或布线33与半导体芯片封装体内的半导体裸晶片31上的电极/焊盘电气互连，外部电极34经内部导电引线和/或布线与半导体芯片封装体内的半导体裸晶片31上的电极和/或焊盘电气互连。

参图1e所示，在线路板的第一表面11、模块对位标识5上方以及填充所述开口或空腔2内未被半导体芯片封装体3占据的空间塑封形成一层封装材料4。

在该步骤中，还可对封装材料4进行平整化处理。

其中，封装材料4可以是模塑化合物(Molding compound)、环氧树脂、或环氧树脂/填 料复合物等，其填充到开口或空腔2以及作为一个平坦堆积层而覆盖线路板1的第一表面11。

参图1f所示，去除所述粘接膜201，并将上述线路板1翻转。

参图1g、1h及1i所示，在翻转后的线路板1的第二表面12上形成至少覆盖线路板1的第二表面12、封装材料4、和半导体芯片封装体3的第一积聚层81，并在半导体芯片封装体3的外部电极34的上方的第一积聚层81去除形成开口811，形成的开口811方式有激光打孔、光刻等。然后在第一积聚层81上通过开口811形成第一重布线层61(RDL)；同样地，在线路板1的第一表面11上的封装材料4的表面同样可以利用激光开口的工艺去除对应的封装材料形成开口812，并在封装材料上通过开口812形成第二重布线层62。重布线层的形成方法包括金属着膜、干膜压合、曝光图案、显影、镀铜、去膜、铜蚀刻的一序列工艺；或者包括金属着膜、镀铜、干膜压合、曝光图案、显影、铜刻蚀、去膜的一序列工艺。

参图1j、1k所示，在第一重布线层61及第二重布线层62上方形成第二积聚层82，在第二积聚层82上形成有开口813，在线路板第一表面上的第二积聚层设置导电盲孔，并在第二积聚层81上通过开口813形成经导电盲孔和第一重布线层61和/或第二重布线层62电气互连的第三重布线层63。本实施例中第三重布线层分别位于封装结构的上下两侧。

参图1l所示，在嵌入式封装结构的最外侧线路层上形成焊料掩膜10，在最外侧线路层上方的焊料掩膜上进行开口，并在焊料掩膜的开口处的铜电极表面进行化镍浸金的工艺以沉积镍/金层后形成焊盘；

最后参图1m所示，在焊料掩膜10中开口的上方贴装半导体封装器件和/或被动电子元件101，所述半导体封装器件和/或被动电子元件通过所述焊盘与第三重布线层电气互连。

而在另一些较为优选的实施例中，被封装的对象除了所述的半导体芯片封装体3，还涉及一个或多个被动电子元件7。其中一种典型的嵌入式封装结构可参阅图2所示，而其封装方法参图2a-图2l所示，该封装方法与前述封装方法(图1a-图1m)基本相同，其增加了收容被动电子元件7的开口或空腔2，在被动电子元件7所在的开口或空腔2对应位置对应进行第一重布线层61和第三重布线层63封装。

具体地，本发明的另一具体实施例中的基于半导体芯片封装体的嵌入式封装结构，参图2所示，该嵌入式封装结构具体包括：

线路板1，即用于封装半导体芯片封装体和被动电子元件的线路载板，其具有相对设置的第一表面11和第二表面12；

设于所述线路板1内的、至少一个用以容置半导体芯片封装体3以及至少一个用以容置 被动电子元件7的开口或空腔2；

设置于所述开口或空腔2内的半导体芯片封装体3和被动电子元件7；

封装材料4，至少用以覆盖线路板的第一表面11、模块对位标识5及填充所述开口或空腔2内未被半导体芯片封装体3和被动电子元件7占据的空间；

重布线层6，至少用于电气连接半导体芯片封装体3、被动电子元件7和线路板1。

结合图2a、2b所示，线路板的第一表面11、第二表面12、以及位于第一表面11和第二表面12之间的区域分别设有线路层13，模块对位标识5设置于线路板1的第一表面，且模块对位标识5的表面与线路板的第二表面分别对应线路板的最高表面与最低表面。模块对位标识5用以实现精确的半导体芯片封装体和被动电子元件的布置和导电线路互连，全部标识或部分标识同时成为连接线路和提供导电功能。

所述开口或空腔2在竖直方向上的最高表面和最低表面分别为所述线路板1的最高表面或所述模块对位标识5表面和所述线路板1的第二表面12或其最低表面，而所述开口或空腔2在水平方向上的边界为所述线路板1在第一表面11和第二表面12之间的开口或空腔2之侧壁，同时所述开口或空腔2包括第一空间21和第二空间22，其中所述第一空间21分布在所述线路板1的第一表面11和第二表面12之间，所述第二空间22分布在所述线路板1的第一表面11与所述模块对位标识5表面之间，且所述第一空间21的侧壁为所述线路板第一表面11和第二表面12之间的线路板1连续截面，而所述第二空间21无侧壁。

与上述实施例相同地，半导体芯片封装体3内有至少一颗半导体裸晶片(Bare Die)31。其中，半导体裸晶片是在半导体片材上进行浸蚀、布线等制成的、能实现特定功能的一类半导体器件。而通过将上述半导体裸晶片31利用塑封材料32进行塑封封装可得到半导体芯片封装体3。半导体芯片封装体3设置于所述开口或空腔2内，半导体芯片封装体3包括与半导体芯片封装体内半导体裸晶片31的电极/焊盘电气连接，并从所述半导体裸晶片31向外延伸的封装体内部导电引线和/或布线33和外部电极34，外部电极34经内部导电引线和/或布线与半导体芯片封装体内的半导体裸晶片31上的电极/焊盘电气互连。半导体芯片封装体的外部电极34可以为金属铜层或覆盖了镍/金层的金属铜层。半导体芯片封装体3可以是具有InFO、WLCSP、eWLB、FOWLP、FC-BGA、FC-CSP、WB-BGA、QFN等封装结构或类似结构的半导体芯片封装体。

与图1所示的实施例不同的是，本实施例中部分开口或空腔2内用于安装半导体芯片封装体3，而另外的开口或空腔2用于安装其它被动电子元件7，被动电子元件包括但不限于电 容、电阻、电感等元件，封装材料4还用于填充所述开口或空腔内未被被动电子元件7占据的空间。

进一步地，本发明中半导体芯片封装体3的外部电极34是裸露在空气中的、或者被薄膜覆盖的；所述外部电极34是铜金属层或是有镍/金层覆盖的铜金属层；所述薄膜的材料为积聚层介电材料，可以为塑封材料、增层材料、或聚酰亚胺(Polyimide)等其它积聚层介电材料。

如本实施例中，嵌入式封装结构还包括至少覆盖所述线路板1的第二表面12、所述的封装材料4、所述半导体芯片封装体3和所述被动电子元件7的第一积聚层81；第一积聚层81为介电材料层，包括ABF增层、光敏感介电层、或其它介电材料层。

结合图2h所示，第一积聚层81在位于半导体芯片封装体外部电极、被动电子元件和线路板的线路层上方设有盲孔；第一积聚层上设有第一重布线层61，且所述第一积聚层81上的第一重布线层61经过所述盲孔与封装体的外部电极、被动电子元件和线路板上的线路层电气互连。线路板第一表面11上的封装材料4上还设有第二重布线层62，所述第二重布线层62经导电盲孔和线路板上的线路层或半导体芯片封装体的外部电极34或被动电子元件7电气互连。

进一步地，结合图2i、2j所示，第一重布线层61和第二重布线层62上覆盖有第二积聚层82，所述第二积聚层82上形成有分别与第一重布线层和第二重布线层电气互连的第三重布线层63，其中，第二积聚层为ABF增层、光敏感介电层、或其它介电材料层等。

另外，嵌入式封装结构还包括至少覆盖最外侧线路层的焊料掩膜10、设置在最外侧线路层上方所述焊料掩膜的开口，在所述开口中形成的焊盘，焊料掩膜10上方贴装有其它半导体封装器件和/或被动电子元件101，被动电子元件包括但不限于电容、电阻、电感等元件，半导体封装器件和/或被动电子元件101通过所述焊盘与第三重布线层电气互连。在本实施例中，第一积聚层和第二积聚层均已ABF增层为例进行说明，在其它实施例中第一积聚层和第二积聚层也可以为其它介电材料层。

上述实施例仅为本发明的一优选实施例，应当理解的是，在其它实施例中第一积聚层、第二积聚层、第一重布线层、第二重布线层及第三重布线层可以选择性设置，如仅设置第一积聚层、第一重布线层和第二重布线层；另外，在除上述积聚层和重布线层之外还可进一步设置其它用于电气连接的互连层，只要能达到其它半导体封装器件和/或被动电子元件101与半导体芯片封装体、被动电子元件或线路板电气连接的封装结构均属于本发明所保护的范围。

本发明的另一方面还提供了一种基于半导体芯片封装体的嵌入式封装结构的封装方法，包括以下步骤：

S1、提供线路板，其具有相对设置的第一表面和第二表面，所述线路板上设置有至少一个用于容置半导体芯片封装体以及至少一个用于容置被动电子元件的开口或空腔，且在所述线路板的第一表面上开口或空腔四周设置有模块对位标识；

S2、在所述线路板的第二表面上贴附粘接膜，并将所述半导体芯片封装体和被动电子元件置入所述开口或空腔，且使所述半导体芯片封装体、被动电子元件与粘接膜粘接固定；

S3、至少在所述线路板的第一表面、模块对位标识及所述开口或空腔上施加封装材料，使所述线路板的第一表面、模块对位标识被封装材料覆盖，以及使所述开口或空腔被封装材料及所述半导体芯片封装体和被动电子元件完全填充；

S4、去除所述粘接膜，并将所述线路板翻转；

S5、在所述线路板第二表面、半导体芯片封装体、被动电子元件及与所述线路板第二表面共平面的封装材料表面上覆盖一层以上积聚层；

S6、在所述积聚层上形成至少用于电气连接半导体芯片封装体、被动电子元件和线路板的重布线层。

具体地，以下结合附图所示对本发明一优选实施例中嵌入式封装结构的封装方法作详细说明。

参图2a所示，提供线路板1，其具有相对设置的第一表面11和第二表面12，线路板的第一表面11、第二表面12、以及位于第一表面11和第二表面12之间的区域分别设有线路层13。线路板1上包括至少一个用以容置半导体芯片封装体3和至少一个用以容置被动电子元件7的开口或空腔2。优选地，本实施例中包括多个开口或空腔2，分别用于容置半导体芯片封装体3和其它电子元件7。

模块对位标识5设置于线路板1的第一表面，且模块对位标识5的表面与线路板的第二表面分别对应线路板的最高表面与最低表面。

参图2b、2c所示，在线路板1的第二表面12上贴附粘接膜201，并将所述半导体芯片封装体3、被动电子元件7以倒置形态置入所述开口或空腔2，且使所述半导体芯片封装体3的外部电极、被动电子元件7与粘接膜201粘接固定于开口或空腔2内。

其中，与第一实施例中图1c所示的半导体芯片封装体32结构相同，本实施例中半导体芯片封装体3内有至少一颗半导体裸晶片31，且是带有塑封材料32封装的半导体芯片封装 体，半导体芯片封装体3包括内部导电引线和/或布线33和外部电极34，内部导电引线和/或布线33与半导体芯片封装体内的半导体裸晶片31上的电极/焊盘电气互连，外部电极34经内部导电引线和/或布线与半导体芯片封装体内的半导体裸晶片31上的电极和/或焊盘电气互连。

参图2d所示，在线路板的第一表面11、模块对位标识5上方以及填充所述开口或空腔2内未被半导体芯片封装体3、被动电子元件7占据的空间塑封形成一层封装材料4。

在该步骤中，还可对封装材料4进行平整化处理。

其中，封装材料4可以是模塑化合物(Molding compound)、环氧树脂、或环氧树脂/填料复合物等，其填充到开口或空腔2以及作为一个平坦堆积层而覆盖线路板1的第一表面11。

参图2e所示，去除所述粘接膜201，并将上述线路板1翻转。

参图2f、2g及2h所示，在翻转后的线路板1的第二表面12上形成至少覆盖线路板1的第二表面12、封装材料4、半导体芯片封装体3和被动电子元件7的第一积聚层81，并在半导体芯片封装体3的外部电极34和被动电子元件7的上方的第一积聚层81去除形成开口811，形成的开口811方式有激光打孔、光刻等。然后在第一积聚层81上通过开口811形成第一重布线层61(RDL)；同样地，在线路板1的第一表面11上的封装材料4的表面同样可以利用激光开口的工艺去除对应的封装材料形成开口812，并在封装材料上通过开口812形成第二重布线层62。重布线层的形成方法包括金属着膜、干膜压合、曝光图案、显影、镀铜、去膜、铜蚀刻的一序列工艺；或者包括金属着膜、镀铜、干膜压合、曝光图案、显影、铜刻蚀、去膜的一序列工艺。

参图2i、2j所示，在第一重布线层61及第二重布线层62上方形成第二积聚层82，在第二积聚层82上形成有开口813，在线路板第一表面上的第二积聚层设置导电盲孔，并在第二积聚层81上通过开口813形成经导电盲孔和第一重布线层61和/或第二重布线层62电气互连的第三重布线层63。本实施例中第三重布线层分别位于封装结构的上下两侧。

参图2k所示，在嵌入式封装结构的最外侧线路层上形成焊料掩膜10，在最外侧线路层上方的焊料掩膜上进行开口，并在焊料掩膜的开口处的铜电极表面进行化镍浸金的工艺以沉积镍/金层后形成焊盘；

最后参图2l所示，在焊料掩膜10中开口的上方贴装半导体封装器件和/或被动电子元件101，所述半导体封装器件和/或被动电子元件通过所述焊盘与第三重布线层电气互连。

与现有技术相比，本发明中的半导体芯片封装体组装采用线路板嵌入式技术方案，可以 简化半导体芯片封装体的组装工艺流程，提高组装品质和性能，有效减小组装面积，具体包括：

半导体芯片封装体与线路板的电气连接无需焊锡连接方案，而采用简洁的铜重布线(RDL)方案，工艺稳定且可靠性高；

可满足更为精密的半导体芯片封装体的组装需求，如半导体芯片封装体的焊盘/焊盘间距可缩小到150微米/200微米以下；

半导体芯片封装体的嵌入式组装使线路板的表面面积得到充分释放，可以实现系统组装面积大幅缩减，缩减比例可以超过50％。

应当理解，以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。