存储芯片和制造存储芯片的布局设计的制作方法
【技术领域】
[0001 ] 本发明涉及存储芯片和制造存储芯片的布局设计。
【背景技术】
[0002]半导体集成电路(1C)工业制造各种类型的数字器件，来解决各种不同领域的问题。一些这样的数字器件电连接至用于存储数字数据的静态随机存取存储器(SRAM)。由于1C变得更小和更复杂，所以串扰和布线电阻的效果会进一步影响1C性能。
【发明内容】
[0003]针对现有技术中存在的问题，根据本发明的一个方面，提供了一种静态随机存取存储器(SRAM)芯片，包括:
[0004]多个SRAM单元，其中，每个所述SRAM单元都包括:
[0005]电源电压参考导体；
[0006]第一接地参考导体；
[0007]两个交叉耦合反相器；和
[0008]两个传输栅极器件；以及
[0009]多个单元电流跟踪单元，其中，每个单元电流跟踪单元都包括:
[0010]第一半单元，其中，所述第一半单元包括:
[0011]第一跟踪位线导体；
[0012]第一互补金属氧化物半导体(CMOS)包括:
[0013]第一下拉(PD)器件，和
[0014]第一上拉(PU)器件，和
[0015]第一传输栅极器件，被配置为跟踪电流；以及
[0016]第二半单元，其中，所述第二半单元包括:
[0017]第二 CMOS器件，包括:
[0018]第二 PD器件，和
[0019]第二器件，和
[0020]第二传输栅极器件，被配置为控制数据类型；
[0021]其中，所述第一半单元不同于所述第二半单元；
[0022]所述第一 CMOS的栅极电连接至所述电源电压参考导体；
[0023]所述第二 PU器件的漏极节点与所述第二 ro器件的漏极节点电隔离；
[0024]所述第一传输栅极器件的栅极节点电连接至跟踪使能导体；以及
[0025]所述第二传输栅极器件的栅极节点电连接至第一字线导体。
[0026]根据本发明的一个实施例，进一步包括多个电容跟踪单元，其中，每个电容跟踪单元都包括:
[0027]第三半单元，其中，所述第三半单元包括:
[0028]所述第一跟踪位线导体；
[0029]第三CMOS，和
[0030]第三传输栅极器件，被配置为跟踪位线电容；
[0031]第四半单元，其中，所述第四半单元包括:
[0032]第四CMOS，和
[0033]第四传输栅极器件，被配置为伪单元；
[0034]其中，所述第三半单元不同于所述第四半单元；
[0035]所述第三CMOS包括:
[0036]第三PU器件，和
[0037]第三PD器件；所述第三ro器件的源极节点电浮置；
[0038]所述第四CMOS包括:
[0039]第四器件，和
[0040]第四PD器件；所述第四ro器件的源极节点电连接至第二接地参考导体；
[0041 ]其中，所述第三传输栅极器件的栅极节点电连接至所述第二接地参考导体；以及
[0042]所述第四传输栅极器件的栅极节点电连接至所述第一字线导体。
[0043]根据本发明的一个实施例，所述第二接地参考导体电连接至所述第一接地参考导体。
[0044]根据本发明的一个实施例，所述第二接地参考导体电连接至所述单元电流跟踪单元的P阱导体。
[0045]根据本发明的一个实施例，从所述第一 CMOS的栅极至所述电源电压参考导体线的连接路径包括:
[0046]栅极接触件，和
[0047]第一通孔。
[0048]根据本发明的一个实施例，所述第四器件的源极节点电浮置。
[0049]根据本发明的一个实施例，每个SRAM单元的单元尺寸和每个跟踪单元的单元尺寸基本相同。
[0050]根据本发明的一个实施例，进一步包括:存储单元阵列，
[0051]其中，所述存储单元阵列布置为多列和多行；
[0052]所述SRAM单元和所述跟踪单元均位于所述存储单元阵列中；以及
[0053]所述跟踪单元定位为邻近所述SRAM单元的边缘列。
[0054]根据本发明的一个实施例，所述每个单元电流跟踪单元和所述每个电容跟踪单元都位于第一列中；
[0055]所述第一列包括至少2个至32个单元电流跟踪单元；
[0056]所述第一传输栅极器件的漏极节点和所述第三传输栅极器件的漏极节点均电连接至所述第一跟踪位线导体。
[0057]根据本发明的一个实施例，进一步包括:
[0058]多个边缘单元，其中，所述多个边缘单元布置在第二列中，并且邻近所述第一列；
[0059]所述边缘单元的一部分包括:
[0060]第一边缘单元，和
[0061]第二边缘单元，所述第一边缘单元包括跟踪使能导体，所述跟踪使能导体电连接至所述第一列中的每个单元电流跟踪单元的栅极节点。
[0062]根据本发明的另一方面，提供了一种静态随机存取存储器(SRAM)芯片，包括:
[0063]多个SRAM单元；
[0064]多个跟踪单元；
[0065]多个第一边缘单元；
[0066]多个第二边缘单元；以及
[0067]多个阱带单元；
[0068]其中，每个所述SRAM单元都包括:
[0069]电源电压参考导体；
[0070]第一接地参考导体；
[0071]两个交叉耦合反相器；和
[0072]两个传输栅极器件；以及
[0073]每个跟踪单元都包括:
[0074]第一半单元，其中，所述第一半单元包括:
[0075]第一跟踪位线导体；
[0076]第一CMOS，包括:
[0077]第一下拉(PD)器件，和
[0078]第一上拉(PU)器件，和
[0079]第一传输栅极器件，被配置为跟踪电流；以及
[0080]第二半单元，其中，所述第二半单元包括:
[0081]第二CMOS，包括:
[0082]第二 PD器件，和
[0083]第二器件，和
[0084]第二传输栅极器件；
[0085]所述第一半单元不同于所述第二半单元；
[0086]所述第一传输栅极器件的栅极节点电连接至跟踪使能导体；
[0087]所述第二传输栅极器件的栅极节点电连接至第一预定字线导体；
[0088]每个SRAM单元和每个跟踪单元均位于存储单元阵列中；
[0089]所述SRAM单元布置为多列和多行；
[0090]所述每个跟踪单元都布置在第一列中；
[0091 ]所述第一列邻近所述SRAM单元的边缘列；
[0092]多个第一边缘单元，其中，所述多个第一边缘单元布置在第二列中，并且邻近所述第一列；
[0093]多个第二边缘单元，其中，所述多个第二边缘单元布置在第三列中，并且邻近所述SRAM单元中的多列；
[0094]所述第一边缘单元包括所述跟踪使能导体；以及
[0095]每个所述SRAM单元的单元尺寸和每个所述跟踪单元的单元尺寸基本相同。
[0096]根据本发明的一个实施例，进一步包括:
[0097]多个阱带单元，布置在第一行和第二行中，其中，所述第一行和所述第二行位于所述多个SRAM单元的相对端部处；
[0098]每个阱带单元都包括:
[0099]P阱带导体线，和
[0100]N阱带导体线；
[0101]其中，所述跟踪使能导体电连接至所述P阱带导体线。
[0102]根据本发明的一个实施例，所述第一接地参考导体物理延伸至所述第一边缘单元；并且所述跟踪使能导体电连接至所述第一接地参考导体。
[0103]根据本发明的一个实施例，所述第一 CMOS的栅极电连接至所述电源电压参考导体；并且所述第二 CMOS的漏极节点电隔离。
[0104]根据本发明的一个实施例，进一步包括:多个电容跟踪单元，其中，每个电容跟踪单元都包括:
[0105]第三半单元，其中，所述第三半单元包括:
[0106]所述第一跟踪位线导体；
[0107]第三CMOS，和
[0108]第三传输栅极器件，被配置为跟踪位线电容；
[0109]第四半单元，其中，所述第四半单元包括:
[0110]第四CMOS，和
[0111]第四传输栅极器件，被配置为伪单元；
[0112]所述第三半单元不同于所述第四半单元；
[0113]所述第三CMOS包括:
[0114]第三PU器件，和
[0115]第三ro器件；所述第三ro器件的源极节点电浮置；
[0116]所述第四CMOS包括:
[0117]第四器件，和
[0118]第四PD器件，所述第四ro器件的源极节点电连接至所述第一接
[0119]地参考导体；
[0120]所述第三传输栅极器件的栅极节点电连接至所述第一接地参考导体；以及
[0121]所述第四传输栅极器件的栅极节点电连接至所述第一字线导体；以及
[0122]每个电容单元都位于所述第一列中。
[0123]根据本发明的又一方面，提供了一种二端口(2P)静态随机存取存储器(SRAM)阵列，包括:
[0124]多个2P SRAM单元，被配置为存储数据，以及
[0125]多个跟踪单元，被配置为跟踪每个单元；
[0126]其中，每个2P SRAM单元都包括:
[0127]写端口，和
[0128]读端口；
[0129]其中，所述写端口包括:
[0130]两个交叉耦合反相器，具有数据存储节点，和互补数据条存储节点；
[0131]其中，每个反相器都包括:
[0132]一个写下拉(PD)器件，和
[0133]一个写上拉(PU)器件
[0134]第一写传输栅极器件，和
[0135]第二写传输栅极器件；
[0136]其中，所述读端口包括:
[0137]读下拉器件，和
[0138]读传输栅极器件，其中，所述读下拉器件和所述读传输栅极器件串联连接；
[0139]其中，每个跟踪单元都包括:
[0140]第一类型跟踪单元，和
[0141]第二类型的跟踪单元；
[0142]其中，每个第一类型的跟踪单元都包括:
[0143]第一跟踪写端口，和
[0144]第一跟踪读端口 ；
[0145]其中，所述第一跟踪读端口包括:
[0146]第一跟踪读位线导体；
[0147]第一跟踪读PD器件，和
[0148]第一跟踪读PG器件；
[0149]其中，所述第一跟踪写端口包括:
[0150]第一半单元，和
[0151]第二半单元；
[0152]其中，所述第一半单元包括:
[0153]第一跟踪写位线导体；
[0154]第一CMOS,和
[0155]第一传输栅极器件；
[0156]其中，所述第二半单元包括:
[0157]第二传输栅极器件；
[0158]第二 PD器件，和
[0159]第二器件；
[0160]其中，所述第一 CMOS的栅极节点和所述第一跟踪读ro器件的栅极都电连接至电源电压参考导体；
[0161]所述第二 ro器件的漏极节点和所述第二器件的漏极节点都电隔离；
[0162]所述第一跟踪读PG栅极器件的栅极节点电连接至跟踪使能导体；
[0163]其中，每个第二类型跟踪单元都包括:
[0164]第二跟踪写端口，和
[0165]第二跟踪读端口 ；
[0166]其中，所述第二跟踪读端口包括:
[0167]第一跟踪读位线导体；
[0168]第二跟踪读PD器件，和
[0169]第二跟踪读PG器件；
[0170]其中，所述第二跟踪写端口包括:
[0171]第三半单元，和
[0172]第四半单元；
[0173]其中，所述第三半单元包括:
[0174]第一跟踪写位线导体；
[0175]第二CMOS，和
[0176]第三传输器件；
[0177]其中，所述第四半单元包括:
[0178]第三CMOS，和
[0179]第四传输器件，被配置为伪器件；
[0180]其中，所述第二 CMOS包括:
[0181]第三PU器件，和
[0182]第三PD器件；
[0183]其中，所述第三ro器件的源极节点电浮置；
[0184]其中，所述第三CMOS包括