:
[0185]第四器件，和
[0186]第四PD器件；
[0187]其中，所述第四ro器件的源极节点电连接至第一接地参考导体；
[0188]其中，所述第二读PG器件的栅极节点至少电连接至所述第一接地参考导体或P阱导体；以及
[0189]其中，所述第二 CMOS的栅极节点和所述第二跟踪ro器件的栅极电连接。
[0190]根据本发明的一个实施例，从所述第一 CMOS的所述栅极至所述电源电压参考导体线的连接路径包括:
[0191]栅极接触件，和
[0192]第一通孔。
[0193]根据本发明的一个实施例，所述每个SRAM单元的单元尺寸和所述每个跟踪单元的单元尺寸基本相同。
[0194]根据本发明的一个实施例，每个单元电流跟踪单元和每个电容跟踪单元位于第一列中；
[0195]其中，所述第一列包括至少2至32个单元电流跟踪单元；
[0196]所述第一传输栅极器件的漏极节点和所述第三传输栅极器件的漏极节点均电连接至所述第一跟踪位线导体。
[0197]根据本发明的一个实施例，进一步包括:
[0198]多个边缘单元，其中，所述多个边缘单元布置在第二列中，并且邻近所述第一列；
[0199]其中，所述边缘单元的一部分包括:
[0200]第一边缘单元，和
[0201]第二边缘单元，其中，所述第一边缘单元包括跟踪使能导体，所述跟踪使能导体电连接至所述第一列中的每个单元电流跟踪单元的栅极节点。
【附图说明】
[0202]当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，没有按比例绘制各个部件。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0203]图1A是根据一个或多个实施例的存储单元的示意图。
[0204]图1B是根据一个或多个实施例的存储单元的示意图。
[0205]图1C是根据一个或多个实施例的存储单元的示意图。
[0206]图1D是根据一个或多个实施例的存储单元的示意图。
[0207]图2是根据一个或多个实施例的存储单元阵列的框图。
[0208]图3是根据一个或多个实施例的存储单元阵列的框图。
[0209]图4是根据一个或多个实施例的存储电路的框图。
[0210]图5A是根据一个或多个实施例的图1A中的存储单元的布局图的一部分。
[0211]图5B是根据一个或多个实施例的图5A中的存储单元的布局图的一部分。
[0212]图6A是根据一个或多个实施例的图1C中的存储单元的布局图的一部分。
[0213]图6B是根据一个或多个实施例的图1C中的存储单元的布局图的一部分。
[0214]图7A是根据一个或多个实施例的图1C中的存储单元的布局图的一部分。
[0215]图7B是根据一个或多个实施例的图1C中的存储单元的布局图的一部分。
[0216]图7C是根据一个或多个实施例的图1D中的存储单元的布局图。
[0217]图7D是根据一个或多个实施例的图1D中的存储单元的布局图的一部分。
[0218]图8A是根据一个或多个实施例的存储单元的示意图。
[0219]图8B是根据一个或多个实施例的存储单元阵列的框图。
[0220]图8C是根据一个或多个实施例的存储单元阵列的框图。
[0221]图9A是根据一个或多个实施例的存储单元阵列的框图。
[0222]图9B是根据一个或多个实施例的存储单元阵列的框图。
[0223]图10是根据一个或多个实施例的存储单元的示意图。
[0224]图11是根据一个或多个实施例的存储单元的示意图。
[0225]图12A是根据一个或多个实施例的图10中的存储单元的布局图的一部分。
[0226]图12B是根据一个或多个实施例的图10中的存储单元的布局图的一部分。
[0227]图13A是根据一个或多个实施例的图11中的存储单元的布局图的一部分。
[0228]图13B是根据一个或多个实施例的图11中的存储单元的布局图的一部分。
[0229]图13C是根据一个或多个实施例的图11中的存储单元的布局图的一部分。
[0230]图13D是根据一个或多个实施例的图11中的存储单元的布局图的一部分。
【具体实施方式】
[0231]以下公开内容提供了许多用于实施所提供主题类型的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，并不是用于限制本发明。例如，在以下描述中，第一部件形成在第二部件上方或者上可以包括第一部件和第二部件直接接触形成的实施例，还可以包括其他部件形成在第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参考符号和/或字符。这种重复是用于简明和清楚，而且其本身不表示所述各种实施例和/或配置之间的关系。
[0232]此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等空间关系术语，以容易地描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了附图中描述的方位外，这些空间关系术语旨在包括使用或操作的过程中的装置的各种不同方位。装置可以以其他方式定位(旋转90度或在其他方位上)，并且通过在此使用的空间关系描述符可以进行相应的解释。
[0233]图1A是根据一个或多个实施例的存储单元100A的示意图。在一些实施例中，存储单元100A是一个或多个单端口(SP)静态随机存取存储器(SRAM)单元的一部分。在一些实施例中，存储单元100A是嵌入式SRAM存储单元阵列的一部分。在一些实施例中，写端口或读端口是存储单元100A的一部分。在一些实施例中，附加的写端口和/或读端口是存储单元100A的一部分。在一些实施例中，存储单元100A采用除了 6个以外的晶体管的数量。在一些实施例中，存储单元100A可用于存储单元阵列。存储单元100A的示意图是要被修改的基础，以形成其他结构，例如，诸如图1B至图1D、图2至图13D的本文中所述的这些结构。
[0234]存储单元100A包括连接至η型金属氧化物半导体(NM0S)晶体管PG_1的交叉耦合反相器102 (图1B所示)，和连接至NM0S晶体管PG-2的交叉耦合反相器104 (图1B所示)。在一些实施例中，交叉耦合反相器102和104形成存储单位。在一些实施例中，存储单元100A包括立体栅极结构，例如，鳍式场效应晶体管(FinFET)。在一些实施例中，存储单元100A是能够实现个别晶体管级的超高密度集成的立体(3D)结构的一部分。在3DIC中，顺序制造每个器件层并将每个器件层堆叠在先前层上。
[0235]交叉耦合反相器102包括p型金属氧化物半导体(PM0S)晶体管PU-1和NM0S晶体管ro-Ι。交叉耦合反相器104包括PM0S晶体管PU-2和NM0S晶体管TO-2。
[0236]每个PM0S晶体管PU-l、PU-2的源极端电连接至电源电压(CVDD)端子。每个PM0S晶体管PU-l、PU-2的漏极端分别在相应的节点MT和MB处电连接至每个NM0S晶体管TO-1、PD-2的漏极端。PM0S晶体管PU-1的栅极端电连接至NM0S晶体管TO-1的栅极端和NM0S晶体管ro-2的漏极端。类似地，PM0S晶体管PU-2的栅极端电连接至NM0S晶体管TO-2的栅极端和NM0S晶体管ro-1的漏极端。NM0S晶体管ro-1和ro-2源极端电连接至接地参考节点CVSS。在一些实施例中，接地参考节点CVSS对应于接地电压。
[0237]在一些实施例中，PM0S晶体管PU-ι和PU-2被称为上拉(PU)器件。在一些实施例中，NM0S晶体管ro-Ι和ro-2被称为下拉(PD)器件。在一些实施例中，NM0S晶体管PG-1和PG-2被称为传输栅极(PG)器件。
[0238]NM0S晶体管PG-1配置为选择性地将交叉耦合反相器102和104连接至第一位线BL。在一些实施例中，NM0S晶体管PG-1连接在第一位线BL和参考节点MT之间。NM0S晶体管PG-1的栅极连接至第一字线WL。NM0S晶体管PG-1和NM0S晶体管PG-2均配置为基于由字线WL所提供的信号被激活。
[0239]NM0S晶体管PG-2配置为选择性地将交叉耦合反相器102和104连接至第一位线条BLB。在一些实施例中，NM0S晶体管PG-2连接在第一位线条BLB和参考节点MB之间。NMOS晶体管PG-2的栅极连接至字线WL。注意，如在本文中所使用的术语“条”表示逻辑反相信号。
[0240]在一些实施例中，存储单元100A为全单鳍式单元(例如，NM0S晶体管H)-l、PD-2、PG-1和PG-2、以及PM0S晶体管PU-1和PU-2中的每个均为全单鳍式晶体管器件)。在一些实施例中，存储单元100A是多鳍式单元(如，NM0S晶体管ro-l、PD-2、PG-l和PG-2中的每个均为多鳍式晶体管器件)。在一些实施例中，多鳍式晶体管器件是包括一个以上的鳍式器件的晶体管器件。
[0241]在一些实施例中，在高密度存储单元中，存储单元100A中的每个晶体管器件均为全单鳍式单元。在一些实施例中，在高密度存储单元中，一个或多个写辅助电路用于改善存储单元中的每个晶体管的Vcc_min。
[0242]在一些实施例中，在高可靠性存储单元中，存储单元100A中的NM0S晶体管Η)_1、PD-2、PG-1和PG-2中的每个均为多个单鳍式单元并且PM0S晶体管HJ-1和PU-2均为单鳍式单元。在一些实施例中，在高可靠性存储单元中，没有将写辅助电路用于改善存储单元中的每个晶体管的Vcc_min。
[0243]在一些实施例中，存储单元100A是单个SRAM存储芯片的一部分。在一些实施例中，一个或多个单鳍型单元和一个或多个多鳍型单元形成在单个SRAM存储芯片中。在一些实施例中，单个SRAM芯片包括嵌入式SRAM存储单元阵列。在一些实施例中，单个SRAM存储芯片包括嵌入式SRAM存储单元阵列和写辅助电路，其中，嵌入式SRAM存储单元阵列中的至少一部分电连接至写辅助电路。
[0244]图1B是根据一个或多个实施例的存储单元100B的示意图。存储单元100B是具有类似元件的存储单元100A(如图1A所示)的实施例。如图1B所示，类似元件具有与如图1A所示的相同的参考标号。与存储单元100A(图1A所示)相比较，存储单元100B包括交叉耦合反相器102和104。存储单元100B是存储单元100A的等效电路。交叉耦合反相器102是PM0S晶体管PU-1和NM0S晶体管TO-1的等效电路。交叉耦合反相器104是PM0S晶体管PU-2和NM0S晶体管Η)-2的等效电路。CMOS 101包括交叉耦合反相器102和104。
[0245]图1C是根据一个或多个实施例的存储单元100C的示意图。存储单元100C是具有类似元件的存储单元100A的实施例(图1A所示)。如图1C所示，类似元件具有如图1A所示的相同的参考标号。在一些实施例中，存储单元100C是SRAM电流跟踪单元。与存储单元100A (如图1A所示)相比较，存储单元100C的PM0S晶体管PU-2的漏极和NM0S晶体管ro-2的漏极彼此电隔离。
[0246]与存储单元100A (如图1A所示)相比较，通过存储单元100C的跟踪位线102替换存储单元100A的位线BL。在一些实施例中，如图1C所示的存储单元100C的伪位线替换存储单元100A的位线条BLB。伪位线是不携带位线信号的位线。在一些实施例中，如图1C所示的存储单元100C的浮置节点替换存储单元100A的位线条BLB。
[0247]PM0S晶体管PU-2的漏极电连接至PM0S晶体管PU-2的源极和电源电压(CVDD)端子。PM0S晶体管PU-1的栅极和NM0S晶体管TO-1的栅极均电连接至电源电压(CVDD)端子。NM0S晶体管PG-1的栅极电连接至跟踪使能导体。NM0S晶体管PG-2的栅极电连接至字线。
[0248]图1D是根据一个或多个实施例的存储单元100D的示意图。存储单元100D是具有类似元件的存储单元100A(如图1A所示)的实施例。如图1D所示，类似元件具有如图1Α所示的相同的参考标号。在一些实施例中，存储单元100D是SRAM位线电容跟踪单元。与存储单元100A(如图1A所示)相比较，存储单元100D的NM0S晶体管Η)_1的漏极电浮置。
[0249]与存储单元100Α (如图1Α所示)相比较，通过存储单元100D的跟踪位线102替换存储单元100Α的位线BL。在一些实施例中，图1D所示的存储单元100D的伪位线替换存储单元100Α的位线条BLB。在一些实施例中，图1D所示的存储单元100D的浮置节点替换存储单元100Α的位线条BLB。
[0250]NM0S晶体管PG-1的栅极电连接至接地参考节点Vss。NM0S晶体管PG-2的栅极电连接至字线。在一些实施例中，PM0S晶体管PU-2的漏极电连接至电源电压(CVDD)端子。在一些实施例中，PM0S晶体管PU-2的漏极电浮置。在一